代工大佬臺積電每年都會為其客戶們舉辦兩次大型活動－春季的技術研討會和秋季的開放創新平臺（OIP）生態系統論壇。春季會議主要提供臺積電在以下幾個方面的最新進展：

（先進）硅工藝開發現狀；

設計支持和EDA參考流程資格；

（基礎、內存和接口）IP可用性；

先進封裝；

制造能力和投資活動。

OIP論壇則簡要介紹自春季技術研討會以來臺積電在上述主題上的最新情況，并給EDA供應商、IP供應商和最終客戶提供一個機會，以展示他們分別（以及和臺積電合作）在解決先進工藝節點需求和挑戰方面的進展。本文總結了最近在加利福尼亞州圣克拉拉舉行的臺積電第10屆年度OIP論壇的十大亮點。

（10）EDA合作伙伴和IP供應商的早期參與模式

臺積電提供了一份極具說服力的圖表，展示了IP供應商參與模式近年來的變化，以及由此導致的新客戶流片（NTO）工藝導入的加速。

臺積電釋放十大信號，對EDA、IP、IC設計和半導體設備商將產生怎樣的影響？

臺積電北美公司總裁DavidKeller表示，采用臺積電先進工藝的客戶現在可以在PDKv0．1階段就參與進來，享有“更精細調整”和“改進設計以及優化工藝”的機會。

這種方式可以使得客戶在PDKv1．0階段的工藝認證時間縮短一半，也更接近工藝節點進入生產階段的時間表。當然它的風險在于，早期采用者必須非常擅長進行評估，以及隨著PDK數據從v0．1到v1．0的日益成熟而快速更改設計。盡管有風險，客戶依然對臺積電改變其參與模式和進行資源投資以加速發布高級工藝設計支持表示了贊賞。

（9）臺積電、EDA供應商和云服務

OIP論壇展示了在支持將設計流程轉換成云計算服務方面的多項進展，包括最終客戶流片示例、云提供商能力介紹、為云資源提供“店面”的EDA供應商（Cadence、Synopsys）。數據安全方面顯然取得了重大進展：

臺積電支持與其PDK和IP數據相關的產品的安全性。探討了用于不同EDA流程，采用單線程、多線程和分布式運算場景的服務器內核、內存和存儲類型。

當然還有其他重點領域：

加速云項目“啟動”任務；

優化數據通信要求（和相關帶寬），以便在客戶的主機環境和云服務之間傳輸設計數據和流程結果；

針對特定EDA流程優化分配的云計算／內存資源（與吞吐量相比）。

MicrosoftAzure小組的演示文稿將這種方式稱為“云原生”和“天生在云”的EDA流程開發。

在本地部署和云端執行之間分配和管理客戶的EDA軟件許可證。

云店面不僅支持在客戶私有云中托管的專用許可證服務器，也可以通過VPN與本地許可證服務器通信。

有媒體提出了他們關注的主要問題：

“云資產保護的保險業政策尚不清楚。”

“我正在尋求與EDA供應商簽訂新的、更靈活的軟件許可證分配業務條款。云可以幫助我為尖峰工作負載快速分配計算服務器，但我仍需要完整的（昂貴的）EDA許可證。我需要被說服將項目遷移到云計算的投資回報率是巨大的。”

（8）N22ULP／N22ULL

N22是在N28節點上進行工藝尺寸縮減的“半節點”。（即N28設計直接進行光學布局縮減即可）

所有22ULP的設計套件和基礎IP都已準備就緒，2018年第四季度可提供完整的接口IP。22ULP的嵌入式DRAMIP也將于19年6月問世。（請注意，客戶仍然對嵌入式DRAM抱有強烈興趣。）

臺積電正在集中精力開發用于低漏電應用的22ULL工藝，研究重點包括平面器件Vt（Ion與Ioff）選項、低VDD（例如，對于22ULL，標稱VDD＝0．6V）時的模型開發和IP特性。可使用該工藝生產低泄漏（EHVT）器件。22ULL目標器件包括基于低功耗微控制器的SoC設計，以及支持藍牙低功耗（BLE）接口的芯片，對IoT邊緣設備來說這些芯片都很常見。

臺積電將22ULL的啟用分成兩個階段進行，現在已經推出適用于0．8V／0．9VVDD的v1．0設計套件，2019年6月將提供0．6VVDDPDK和IP支持。需要注意的是，22ULL中的SRAM設計將采用雙電源供電，內部陣列采用0．8V（由位單元VDD＿min驅動），外圍電路為0．6V。

（7）封裝

臺積電提供的各種封裝技術依然奪人耳目。從高端客戶需求（比如CoWoS）到低成本集成（比如集成式扇出、或者InFO晶圓級扇出分布），臺積電實現了各種獨特的封裝技術覆蓋。簡而言之，在OIP生態系統論壇上展示的先進封裝技術包括：

晶圓級芯片規模封裝（WLCSP）集成

論壇展示了一個粘合到CMOS硅片上的MEMS傳感器（帶帽）的樣例：

基板上的InFO

InFO和BGA設計的混合體，其中多個InFO連接到基板載體上；2／2umW／S在硅片之間互聯；40um微凸塊I／O間距。

基板上的InFO和內存

和基板上的InFO類似，一個HBM內存硅片堆疊到臨近的硅片上。

CoWoS增強

C4凸塊間距和掩模版尺寸（拼接）功能將在2019年實現突破和增強。

集成片上系統（SoIC）

利用硅通孔實現多個硅片的3D垂直堆疊；2019年第一季度在EDA流程中實現設計支持（例如TSV感知物理設計、硅片間DRC／LVS、基于3D耦合的提取、完整的SI／PI分析。）。

（6）N7和N7＋的狀態

從N7節點的生產到N7＋（4層EUV）產品的過渡正在有序進行。N7＋的所有EDA參考流程已經完全驗證通過，并且PDK迭代到了v1．0。所有基礎IP都通過了硅驗證。IP開發人員的設計套件已經就緒，并且可以接受N7＋的新流片。

與N7相比，N7＋實現了1．18倍的面積優勢，這主要得益于更緊密的金屬間距，以及對單元之間的“通用多器件邊緣”（CPODE）隔離器件的標準單元模板支持。為了有效利用N7＋對N7的密度增益，需要重新設計IP－臺積電提供布局遷移輔助工具來協助這種轉變。

值得注意的是，單元管腳形狀可以違反最小金屬區域光刻設計規則，管腳單元區域“修補”涉及的EDA需求可以被整合到物理實現流程中，這需要改變電遷移分析規則，同時，單元管腳形狀需要和貼片填充的模型一起被提取出來，用于信號的EM分析。

（5）N5工藝支持

臺積電技術開發副總裁CliffHou介紹了N5工藝節點支持計劃：

PDK迭代到了v0．5，IP設計仍在進行中；

臺積電基礎IP通過了硅驗證（比如標準單元、SRAM、eFuse）；

v0．9PDK將于2018年11月推出。

N5標志著引入“全”EUV工藝（比如14個掩膜），可實現對N7的1．86倍面積優勢。

讀者應該知道向EUV光刻的過渡面臨不少挑戰，比如光源功率、光源正常運行時間、曝光劑量的統計學變化、抗蝕劑靈敏度、掩膜空白缺陷密度和掩膜檢查、薄膜技術等。不過有趣的是，從N5資格認證計劃中看不出這些EUV挑戰對臺積電時間表的影響。

（4）N5獨特的EDA支持特性－第1部分：3：2節距比

N5中的metal1（垂直）間距與柵極（垂直）間距的比值為3：2，即3個metal1（M1）垂直軌道相當于2個柵極間距軌道。

此外，M1層需要完整的多重圖案顏色分配，這需要獨特的單元設計，并滿足特殊的單元放置限制和布線要求。正如Synopsys的一位發言人所指出的那樣，“現在4個中有1個是合格的－這個比例曾經是98％。”

單元庫需要包含電等效（EEQ）單元，以支持與整個間距網格的軌道／顏色／引腳形狀對齊。

一些演示稿給出了一些定制電路設計示例，需要增加使用堆疊性的n－高器件和串并聯的mXn器件。這些器件陣列的布局需要遵守上面提到的間距和顏色分配限制。

（3）N5獨特的EDA支持特性－第2部分：跨行Vt規則

單元庫一般包含多種變體，邏輯上等同的單元變體可以使用不同的Vt選擇。為了實現功耗／性能的優化，可以更換不同的單元，只需對行內單元間的Vt選擇做出少許限制。

N5引入了復雜的“跨行”Vt規則，在EDA上體現為：APR工具、功耗／性能優化、填充插入和（特別是）ECO流程。

由于“上下文敏感”的器件漏電－單元內的器件泄露電流取決于臨近單元的Vt類型，跨行Vt規則需要更加嚴謹。這意味著特征化流程的重大變化。單元特征化需要利用多個布局上臨近的單元進行精確的泄露建模。泄露“side文件”模型將通過特征化流程生成，在功耗優化階段讀取，以選擇對應于實際物理布局的特定上下文模型。

（2）N5獨特的設計特征－第3部分：P／G設計

N5節點的標準單元模板電源接地（P／G）網絡設計和之前的節點又很大不同，它需要更高密度的M1軌（增加30％），相應地也需要更多通孔。

需要注意的是，密度更高的M1P／G網絡也會影響單元布局，因為管腳形狀會被P／G網絡阻擋。

此外，為了幫助緩解N5工藝中由于更高電阻率導致的電源分配網絡動態電壓降（DvD）問題，并幫助解決由于更高金屬電流密度引起的功率因數問題，臺積電推出了一種“超高密度”的金屬－絕緣體－金屬（MIM）電容元件，以改善PDN去耦。插入這些新的MIM帽會在APR中引入復雜的布線規則，并需要新的寄生提取（和LVS）工具功能。

（1）N5獨特的EDA支持特性－第4部分：超低電壓（ULV）延遲建模精度

之前，反映統計過程變化的單元弧延遲模型會假定一個對稱的高斯分布（眾數＝中位數＝數學期望），應用統計靜態時序分析方法來收斂時序并確保在“n－sigma”處的穩健電路性能。現在，越來越多的先進工藝節點引入了非對稱延遲分布，特別是當VDD供電比設計Vt下降地更快時（因此（VDD－Vt）過驅）。

所以引入了“第二代”單元特征變化格式，以支持分布峰（眾數）兩側快速和慢速延遲時的獨特西格瑪。

在N5節點上，統計性延遲分布（在低VDD下）甚至更加陡峭，因此需要對單元延遲變化格式進行進一步更新，尋找新的特征和自由變化模式模型，以反映分布中的附加時刻－即數學期望、西格瑪和“斜率”。EDASSTA工具需要增強，以支持這種新的庫模型。

額外的器件老化也可能在意外的電路條件下出現。

德州儀器在OIP論壇上的演講中指出，設計人員需要關注器件老化機制（比如HCI／BTI），以及由此產生的對電路性能和EM健壯性的影響。這個演講主要針對的是基于臺積電16FFC工藝的汽車器件市場，但是其中描述的新型模型－應力－老化模擬流程（具有自加熱加速）也適用于任何基于老化的分析。

有一個評論引起了我的注意，“選擇和老化相關的壓力測試條件可能極具欺騙性。最初，我們主要專注于評估含有高速開關活動測試用例的最壞性能路徑。但是，性能最壞和最壞情況下的老化并不等同。由靜態DC偏置或開關瞬變導致的器件飽和與熱載流子注入密切相關。但是，處于靜止亞Vt條件下的器件－特別是在斷電期間－同樣會受到高應力環境的影響。一個堆疊器件中的下電器件也可能長時間暴露在高Vds下。我們發現非導電應力導致的類HCI老化可能是電路參數漂移的重要原因。設計師需要一定的洞察力識別這些情況，以建立老化模擬測試用例，這可能需要和性能模擬測試分開獨立開發。”

這個建議不錯。

總結

臺積電OIP論壇透露的關鍵信息是N7＋和N5工藝節點的進展迅速，而且EUV的引入也不存在太多技術障礙。N5具有全新的物理和電氣特性，可能會影響單元設計、APR和單元特征化。

可靠性和老化流程在所有細分市場中將變得越來越重要。

臺積電將繼續和客戶緊密合作，共同開發先進的封裝技術。

這些進展都很迅速，這完全得益于臺積電OIP和EDA合作伙伴、IP開發商的合作模式。