基于UVM的Wishbone-SPI驗證平臺設計
2022年電子技術應用第6期
劉森態(tài)，龐 宇，魏 東
重慶郵電大學 光電工程學院，重慶400065
摘要： 隨著芯片復雜度增加，芯片驗證在設計流程中所消耗時間也不斷提高。針對傳統(tǒng)驗證平臺重用性差、覆蓋率低，通過使用通用驗證方法學(Universal Verification Methodology，UVM)設計Wishbone-SPI驗證平臺，用UVM組件靈活地搭建驗證平臺，完成標準的驗證框架，設計受約束隨機激勵，自動統(tǒng)計功能覆蓋率。仿真結果顯示，該驗證平臺功能覆蓋率達到100%，并表明該平臺具有良好的可配置性與可重用性。
中圖分類號： TN402
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.212337
中文引用格式： 劉森態(tài)，龐宇，魏東. 基于UVM的Wishbone-SPI驗證平臺設計[J].電子技術應用，2022，48(6)：36-41.
英文引用格式： Liu Sentai，Pang Yu，Wei Dong. Design of Wishbone-SPI verification platform based on UVM[J]. Application of Electronic Technique，2022，48(6)：36-41.
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.212337
中文引用格式： 劉森態(tài)，龐宇，魏東. 基于UVM的Wishbone-SPI驗證平臺設計[J].電子技術應用，2022，48(6)：36-41.
英文引用格式： Liu Sentai，Pang Yu，Wei Dong. Design of Wishbone-SPI verification platform based on UVM[J]. Application of Electronic Technique，2022，48(6)：36-41.
Design of Wishbone-SPI verification platform based on UVM
Liu Sentai，Pang Yu，Wei Dong
Chongqing University of Posts and Telecommunications，Chongqing 400065，China
Abstract： As the complexity of the chip increases, the time it takes to verify the chip in the design process continues to increase. Aiming at the poor reusability and low coverage of traditional verification platforms, this paper uses Universal Verification Methodology(UVM) to design the Wishbone-SPI verification platform, uses UVM components to flexibly build the verification platform, completes the standard verification framework, and designs constrained random stimulus, automatically counting function coverage. The simulation results show that the functional coverage of the verification platform reaches 100%, and shows that the platform has good configurability and reusability.
Key words : UVM；SPI；Wishbone；verification platform
0 引言
基于TestBench的傳統(tǒng)芯片驗證方法，對人員的驗證經驗要求高，且平臺可移植性差，難達到預期覆蓋率，不適于快速迭代芯片設計市場[1]。目前，UVM已是IC驗證領域主流的方式，它由SystemVerilog語言編寫，具有面向對象(Object Oriented Programming，OOP)的特點，擁有豐富的組件和基類，完善的通信機制，繼承并克服開源驗證方法(Open Verifcation Methodology，OVM)沒有寄存器的解決方案，可以根據驗證需求，快速地搭建工程[2-3]。
串行外設接口SPI(Serial Peripheral Interface)是由Motorola公司定義一種單主機多從機全雙工的模式通信，協(xié)議標準下由主入從出數(shù)據線(Master Input Slave Output，MISO)、主出從輸入數(shù)據線(Master Output Slave Input，MOSI)、串行時鐘信號線(Serial Clock，SCK)和從機選擇信號線(Slave Select，SS)共4種引腳組成。該接口可與模數(shù)轉換器DAC、數(shù)模轉換器DAC和外部存儲器等芯片通信，是SoC(System on Chip)最主要的外設接口之一。
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作者信息：
劉森態(tài)，龐 宇，魏 東
(重慶郵電大學 光電工程學院，重慶400065)
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