使用Cadence AI技術加速驗證效率提升
電子技術應用
徐加山1，姚舒雨1，徐志磊2
1.深圳市中興微電子技術有限公司；2.上海楷登電子科技有限公司
摘要： 隨著硬件設計規(guī)模和復雜程度的不斷增加，驗證收斂的挑戰(zhàn)難度不斷增大，單純依靠增加 CPU 核數量并行測試的方法治標不治本。如何在投片前做到驗證關鍵指標收斂，是驗證工程師面對的難題。為解決這一難題，提出了采用人工智能驅動的驗證EDA工具和生成式大模型兩種提效方案，其中EDA工具有Cadence利用人工智能驅動的Verisium apps和采用機器學習技術Xcelium ML，前者用來提升驗證故障定位效率，包括Verisium AutoTriage、Verisium SemanticDiff、Verisium WaveMiner等，后者可用來提升驗證覆蓋率收斂效率。生成式大模型可輔助智能debug和自動生成驗證用例，主要介紹各實現方案，并給出了項目實驗提升結果。
中圖分類號：TN402 文獻標志碼：A DOI: 10.16157/j.issn.0258-7998.240803
中文引用格式： 徐加山，姚舒雨，徐志磊. 使用Cadence AI技術加速驗證效率提升[J]. 電子技術應用，2024，50(8)：32-36.
英文引用格式： Xu Jiashan，Yao Shuyu，Xu Zhilei. Accelerating verification efficiency with Cadence AI technology[J]. Application of Electronic Technique，2024，50(8)：32-36.
中文引用格式： 徐加山，姚舒雨，徐志磊. 使用Cadence AI技術加速驗證效率提升[J]. 電子技術應用，2024，50(8)：32-36.
英文引用格式： Xu Jiashan，Yao Shuyu，Xu Zhilei. Accelerating verification efficiency with Cadence AI technology[J]. Application of Electronic Technique，2024，50(8)：32-36.
Accelerating verification efficiency with Cadence AI technology
Xu Jiashan1，Yao Shuyu1，Xu Zhilei2
1.Shenzhen Sanechips Technology Co.， Ltd.， China；2.Cadence Design Systems， Inc.
Abstract： With the increasing scale and complexity of hardware design, the verification convergence challenge is becoming more difficult. Simply increasing the number of CPU cores to increase parallel testing cannot solve this problem fundamentally. How to achieve verification convergence before tape-out is a difficult problem that verification engineers have to face. To solve this problem, this article proposes two efficiency improvement solutions: AI-driven verification EDA tools and large-scale model generation. The EDA tools include Cadence's AI-driven Verisium apps and Xcelium ML using machine learning technology. The former is used to improve the fault location efficiency of verification, including Verisium AutoTriage, Verisium SemanticDiff, and Verisium WaveMiner. The latter can be used to improve the verification coverage convergence efficiency. Large-scale model generation can assist intelligent debugging and automatically generate verification cases. This article mainly introduces each implementation solution and gives the project experimental improvement results.
Key words : IC verification；AI；Verisium apps；efficiency improvement
引言
隨著高性能和低延時等需求的增加，芯片設計復雜度越來越高，漏洞也越來越多，修復也變得愈加困難，IC驗證工程師要在規(guī)定時間內完成所有功能驗證工作變得日益艱巨。因此對能加速驗證工作的工具需求也日益迫切。引入新的工具和基于人工智能的方法，是可以提高驗證效率的手段。一個完整的IC驗證流程包含驗證需求/策略制定、驗證平臺搭建、驗證用例編寫、仿真執(zhí)行、debug調試、覆蓋率收斂、驗證報告生成等階段。其中EDA工具在debug調試和覆蓋率收斂提效方面推出了解決方案。Verisium（人工智能驅動的驗證平臺）就是利用大數據提高驗證效率，主要體現在debug調試方面，它能實現以下功能：對存在相同錯誤而導致失敗的測試進行自動分組，幫助驗證工程師在正確與錯誤測試中更方便地比較并找到錯誤點，以及在編輯工具上固定某個標簽并分析仿真日志和代碼簽入之間的關系。Xcelium ML（Machine Learning）采用機器學習技術可實現功能覆蓋率快速收斂，大大提高驗證仿真效率，同時有效節(jié)省服務器計算資源。另外隨著人工智能的發(fā)展，本文也探索了生成式大模型對debug調試及用例編寫等方面解決方案。
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作者信息：
徐加山1，姚舒雨1，徐志磊2
（1.深圳市中興微電子技術有限公司，江蘇 南京 210012；
2.上海楷登電子科技有限公司， 上海200120）
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