0 引 言
數字技術是當前發(fā)展最快的學科之一，數字邏輯器件已從20世紀60年代的小規(guī)模集成電路(SSI" title="SSI">SSI)發(fā)展到目前的中、大規(guī)模集成電路(MSI，LSI)及超大規(guī)模集成電(VLSI)。相應地，數字邏輯電路的設計方法在不斷的演變和發(fā)展，由原來單一的硬件邏輯設計發(fā)展成三個分支，即硬件邏輯設計(中、小規(guī)模集成器件)、軟件邏輯設計(軟件組裝的LSI和VSI，如微處理器、單片機等)及兼有二者優(yōu)點的專用集成電路(ASIC)設計。目前數字電子技術已經廣泛地應用于計算機、自動控制、電子測量儀表、電視、雷達、通信等各個領域。例如在現代測量技術中，數字測量儀表不僅比模擬測量儀表精度高，功能高，而且容易實現測量的自動化和智能化。隨著集成技術的發(fā)展，尤其是中，大規(guī)模和超大規(guī)模集成電路的發(fā)展，數字電子技術的應用范圍將會更廣泛地滲透到國民經濟的各個部門，并將產生越來越深刻的影響。
搶答器主要用于選手做搶答題時，選手進行搶答，搶到題的選手來回答問題。搶答器不僅考驗選手的反應速度同時也要求選手具備足夠的知識面和一定的勇氣。選手們都站在同一個起跑線上，體現了公平公正的原則。
l 原理分析
(1)搶答器同時供八名選手或八個代表隊比賽，分別用八個按鈕S0～S7表示。
(2)設置一個系統清除和搶答控制開關S，該開關由主持人控制。
(3)搶答器具有鎖存與顯示功能。即選手按動按鈕，鎖存相應的編號，并在優(yōu)先搶答選手的編號一直保持到主持人將系統清除為止。
(4)搶答器具有定時搶答功能，且一次搶答的時間由主持人設定(如30 s)。當主持人啟動“開始”鍵后，定時器進行減計時，同時揚聲器發(fā)出短暫的聲響，聲響持續(xù)的時間0．5 s左右。
(5)參賽選手在設定的時間內進行搶答，搶答有效，定時器停止工作，顯示器上顯示選手的編號和搶答的時間，并保持到主持人將系統清除為止。
(6)如果定時時間已到，無人搶答，該次搶答無效，系統報警并禁止搶答，定時顯示器上顯示00。
2 設計原理與參考電路
(1) 圖1為數字搶答器為總體方框圖。其工作原理為：接通電源后，主持人將開關撥到“清除”狀態(tài)，搶答器處于禁止狀態(tài)，編號顯示器滅燈，定時器顯示設定時間；主持人將開關置“開始”狀態(tài)，宣布開始搶答器工作。定時器倒計時，揚聲器給出聲響提示。選手在定時時間內搶答時，搶答器完成：優(yōu)先判斷、編號鎖存、編號顯示、揚聲器提示。當一輪搶答之后，定時器停止、禁止二次搶答、定時器顯示剩余時間。如果再次搶答必須由主持人再次操作“清除”和“開始”狀態(tài)開關。
(2)參考電路如圖2所示。電路包括編碼器74LS148，以及S0～S7八位二進制BCD碼編碼開關，4個74LS279的RS觸發(fā)器作存儲電路和 74LS48" title="74LS48">74LS48譯碼器及顯示電路。該電路完成兩個功能：一是分辨出選手按鍵的先后，并鎖存優(yōu)先搶答者的編號，同時譯碼顯示電路顯示編號；二是禁止其他選手按鍵操作無效。工作過程為：開關S置于“清除”端時，RS觸發(fā)器的清零端均為0，4個觸發(fā)器輸出置0，使74LS148之處于工作狀態(tài)。當開關S置于“開始 ”時，搶答器處于等待工作狀態(tài)，當有選手將鍵按下時(如按下S5)，74LS148的輸出經RS鎖存后，Q1=1，74LS48處于工作狀態(tài)，Q4Q3 Q2=101，經譯碼顯示為“5”。此外，Q1=1，使74LS148=1，處于禁止狀態(tài)，封鎖其他按鍵的輸入。當按鍵松開即按下時，74LS148由于仍為Q1=1，使Q1=1，所以74LS148仍處于禁止狀態(tài)，確保不會出兩次按鍵時輸入信號，保證了搶答者的優(yōu)先性。如有再次搶答需由主持人將S開關重新置“清除”然后再進行下一輪搶答。
由節(jié)目主持人根據搶答題的難易程度，設定一次搶答的時間，通過預置時間電路對計數器進行預置，計數器的時鐘脈沖由秒脈沖電路提供。可預置時間的電路選用十進制同步加減計數器74LS192進行設計，具體電路如圖3所示(電路包括555定時器" title="555定時器">555定時器，兩塊74LS192存儲器，兩塊74LS48顯示譯碼器)。
(3)報警電路。由555定時器和三極管構成的報警電路(包括555定時器構成的多偕振蕩器和三極管功率放大器及揚聲器組成)如圖4所示。其中555構成多諧振蕩器，振蕩頻率f0=1．43／[(R1+2R2)C]，其輸出信號經三極管推動揚聲器。PR為控制信號，當PR為高電平時，多諧振蕩器工作，反之，電路停振。
(4)時序控制電路(包括定時信號產生電路與門G1、與非門G2和一個74LS18)。時序控制電路是搶答器設計的關鍵，它主要完成以下三項功能：
①主持人將控制開關撥到“開始”位置時，揚聲器發(fā)聲，搶答電路和定時電路進入正常搶答工作狀態(tài)；
②當參賽選手按動搶答鍵時，揚聲器發(fā)聲，搶答電路和定時電路停止工作；
③當設定的搶答時間到，無人搶答時，揚聲器發(fā)聲，同時搶答電路和定時電路停止工作。
根據上面的功能要求以及圖4所示電路，設計的時序控制電路如圖5所示。圖5中，門G1的作用是控制時鐘信號CP的放行與禁止，門G2的作用是控制 74LS148的輸人使能端。圖5的工作原理是：主持人控制開關從“清除”位置撥到“開始”位置時，來自于圖3中的74LS279的輸出Q1=0，經G2 反相，A=1，則時鐘信號CP能夠加到74LS192的CPD時鐘輸入端，定時電路進行遞減計時。同時，在定時時間未到時，則“定時到信號”為1，門G2 的輸出為0，使74LS148處于正常工作狀態(tài)，從而實現功能①的要求。當選手在定時時間內按動搶答鍵時，Q1=1，經G2反相，A=0，封鎖CP信號，定時器處于保持工作狀態(tài)；同時，門G2的輸出等于1，74LS148處于禁止工作狀態(tài)，從而實現功能②的要求。當定時時間到時，則“定時到信號”為 0，G2=1，74LS148處于禁止工作狀態(tài)，禁止選手進行搶答。同時，門G1處于關門狀態(tài)，封鎖CP信號，使定時電路保持00狀態(tài)不變，從而實現功能 ③的要求。集成單穩(wěn)觸發(fā)器74LS121用于控制報警電路及發(fā)聲的時間。
(5)整機電路設計。
經過以上各單元的設計，可以得到定時搶答器的整體電路。如圖6所示：
3 實驗調試
(1)組裝調試搶答器電路；
(2)設計可預置時間的定時電路，并進行組裝和調試。當輸入1 Hz的時鐘脈沖信號時，要求電路能進行減計時，當減計時到零時，能輸出低電平有效的定時時間到信號；
(3)組裝調試報警電路；
(4)完成定時搶答器的聯調，注意各部分電路之間的時序配合關系。
然后檢查電路各部分的功能，使其滿足設計要求。
4 結 語
通過實驗和測試，搶答器達到了設計要求，且具有電路設計簡單經濟，所有元件比較常見，很適合電子技術的設計實驗。對電子技術綜合知識的教學運用有一定幫助。