| 自適應定階的快速Burg算法設計與FPGA實現 | |
| 所屬分類：技術論文 | |
| 上傳者：aetmagazine | |
| 文檔大?。?span>885 K | |
| 標簽： AR參數模型 Burg算法 快速Burg算法 | |
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| 文檔介紹：針對信號頻譜分析的實時性要求，設計了一種適用于短序列的自適應定階的快速Burg算法硬件加速電路。以FPGA為平臺進行實驗，將快速Burg算法與最終預測誤差(Final Prediction Error，FPE)準則結合可做到自回歸(Auto-Regressive，AR)參數自適應定階。實現了靈活控制的并行二級流水線結構和并行化計算單元，同時優化了存儲單元，達到速度與面積的平衡。實驗結果表明，該算法對短序列也能準確地估計信號頻率，與Burg算法硬件實現方案的計算時間對比，該算法將運算時間降低了75%，確實起到了加速作用，并且節省了內存空間，符合設計要求。 | |
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