關(guān)鍵詞： 同步開關(guān)噪聲 基帶傳輸 噪聲 電路板
俞凌筠,韓佳鑫,孫立達(dá)
（上海衛(wèi)星工程研究所， 上海 200240）
摘要：對(duì)高速基帶傳輸中產(chǎn)生噪聲" title="同步開關(guān)噪聲" target="_blank">同步開關(guān)噪聲的原因進(jìn)行了深入分析。通過理論分析和試驗(yàn)數(shù)據(jù)，提出了抗同步開關(guān)噪聲的方法。對(duì)于今后在高速基帶設(shè)計(jì)中避免同步開關(guān)噪聲有一定的指導(dǎo)意義。
關(guān)鍵詞： 同步開關(guān)噪聲；基帶傳輸
0引言
圖1高速基帶傳輸設(shè)計(jì)原理圖隨著衛(wèi)星基帶設(shè)備電路板上大量使用高集成度的高速數(shù)字芯片，同步開關(guān)噪聲（Simultaneous Switching Noise，SSN）問題成為制約高速基帶傳輸設(shè)計(jì)的一個(gè)瓶頸。同步開關(guān)噪聲是指當(dāng)器件上多個(gè)邏輯電路或I/O管腳同時(shí)處于開關(guān)狀態(tài)時(shí)，產(chǎn)生瞬間變化的電流，在經(jīng)過回流路徑上存在的電感時(shí)，形成交流壓降，從而引起噪聲。如果引起地平面的波動(dòng)，就會(huì)造成芯片地與系統(tǒng)地不一致，這種現(xiàn)象稱為地彈［12］。
同步開關(guān)噪聲的危害是非常大的，會(huì)增加電源噪聲，影響信號(hào)的質(zhì)量和時(shí)序，產(chǎn)生毛刺，從而導(dǎo)致數(shù)字電路誤采樣［3］。另外，同步開關(guān)噪聲引起的問題一般隱藏得很深，只有在器件多個(gè)邏輯單元同時(shí)開關(guān)時(shí)才會(huì)發(fā)生，用正常的業(yè)務(wù)測試方法很難發(fā)現(xiàn)，容易漏測［4］。針對(duì)高速基帶傳輸中的同步開關(guān)噪聲問題，本文提出了優(yōu)化設(shè)計(jì)方案。
1高速基帶傳輸設(shè)計(jì)
某衛(wèi)星型號(hào)高速基帶傳輸設(shè)計(jì)如下：數(shù)據(jù)處理FPGA通過LVDS接口接收外部112.5 Mb/s×16 bit高速數(shù)據(jù)流，對(duì)其進(jìn)行串并轉(zhuǎn)換后緩存，利用驅(qū)動(dòng)器164245建立96 bit并行數(shù)據(jù)傳輸，通過背板傳輸至接口及校驗(yàn)FPGA進(jìn)行后續(xù)數(shù)據(jù)處理，其中背板上單位傳輸速率為40 Mb/s。其設(shè)計(jì)原理圖如圖1所示。
在上述傳輸條件下，當(dāng)傳輸隨機(jī)數(shù)據(jù)序列時(shí)，傳輸結(jié)果無誤碼；而在傳輸含有長0或長1的數(shù)據(jù)序列時(shí)，產(chǎn)生了大量的誤碼。通過對(duì)背板傳輸信號(hào)進(jìn)行監(jiān)視，發(fā)現(xiàn)在傳輸長0或長1數(shù)據(jù)時(shí)，產(chǎn)生了同步開關(guān)噪聲。本該傳輸0的某些時(shí)間點(diǎn)出現(xiàn)了毛刺，該毛刺信號(hào)接近接收器的門限，從而導(dǎo)致誤判。
2同步開關(guān)噪聲產(chǎn)生原因分析
2.1開關(guān)驅(qū)動(dòng)器數(shù)量
開關(guān)驅(qū)動(dòng)器的數(shù)量為在并行傳輸中邏輯0向邏輯1跳變的位數(shù)數(shù)量。開關(guān)驅(qū)動(dòng)器的數(shù)量由并行傳輸?shù)目偽粩?shù)和數(shù)據(jù)源的類型兩方面決定。近年來由于衛(wèi)星載荷高速傳輸?shù)男枨螅沟帽嘲寤鶐鬏斨袀鬏斘粩?shù)由32 bit增加到96 bit，且載荷數(shù)據(jù)隨機(jī)性不強(qiáng)，常常含有長0長1的數(shù)據(jù)。因此，并行傳輸?shù)奈粩?shù)增加和傳輸含有長0長1的數(shù)據(jù)序列增加了開關(guān)驅(qū)動(dòng)器的數(shù)量，當(dāng)開關(guān)驅(qū)動(dòng)器增加到一定數(shù)量時(shí)，就會(huì)引發(fā)同步開關(guān)噪聲，產(chǎn)生毛刺，造成誤判，如圖2所示。
2.2回路電感
電路板級(jí)的電源必須通過感性連接器為元器件提供各種瞬時(shí)的電流需求。在電路板級(jí)任何流經(jīng)連接器的電流必須有對(duì)應(yīng)的供電電源，并通過電源引腳和接地引腳返回。由于電流在連接器上必須通過接地引腳返回電源，當(dāng)接地引腳與目標(biāo)信號(hào)引腳之間的距離增加時(shí)，總的回路電感將增大。如果回路不連續(xù)，且若干個(gè)輸出對(duì)應(yīng)的返回電流流經(jīng)一塊很小的區(qū)域，則同步開關(guān)噪聲會(huì)急劇增大。
圖3背板引腳分配示意圖根據(jù)背板的引腳分配圖（如圖3所示），通過對(duì)引腳A31和A24上的眼圖信號(hào)進(jìn)行分析（A31引腳離電源地最近，A24引腳離電源地最遠(yuǎn)），發(fā)現(xiàn)離電源地近的引腳A31的信號(hào)眼圖質(zhì)量比離電源地遠(yuǎn)的引腳A24的好，如圖4、圖5所示。因此，引腳離電源地越遠(yuǎn)，回路電感越大，同步開關(guān)噪聲越大；反之，同步開關(guān)噪聲越小。
2.3開關(guān)時(shí)間
開關(guān)同步時(shí)間為驅(qū)動(dòng)器上由0跳變至1或由1跳變至0的時(shí)間。板級(jí)上的走線本身有著一定的寄生電容，通過串接電阻即可實(shí)現(xiàn)RC充放電電路，調(diào)節(jié)電阻的阻值即可改變充放電時(shí)間。通過對(duì)上節(jié)同步開關(guān)噪聲最嚴(yán)重的引腳24進(jìn)行不同阻值的電阻（33 Ω、51 Ω）串接后再對(duì)其眼圖進(jìn)行監(jiān)測，發(fā)現(xiàn)串接51 Ω電阻后的信號(hào)眼圖質(zhì)量比串接33 Ω的好，如圖6、圖7所示。因此，串聯(lián)電阻的阻 圖7引腳24串接51Ω電阻眼圖值越小（或不串接電阻），開關(guān)時(shí)間越短，同步開關(guān)噪聲越大；反之，同步開關(guān)噪聲越小。
3高速基帶傳輸抗同步開關(guān)噪聲設(shè)計(jì)
針對(duì)多位并行高速傳輸容易造成同步開關(guān)噪聲的缺點(diǎn)，抗同步開關(guān)噪聲設(shè)計(jì)的方案包括對(duì)數(shù)據(jù)源傳輸前后進(jìn)行加解擾處理、增加接地引腳數(shù)量并合理分配其位置、在背板傳輸線上串聯(lián)電阻三個(gè)方面。
由于高速基帶傳輸無法降低并行傳輸位數(shù)，因此只能通過增加傳輸數(shù)據(jù)的隨機(jī)性來減小開關(guān)驅(qū)動(dòng)器的數(shù)量，從而有效地抑制同步開關(guān)噪聲。通過在數(shù)據(jù)源傳輸前對(duì)數(shù)據(jù)源進(jìn)行加擾，傳輸后進(jìn)行解擾的方法增加傳輸過程中數(shù)據(jù)源的隨機(jī)性，從而有效減小傳輸過程中同步開關(guān)驅(qū)動(dòng)器的數(shù)量。
在PCB板設(shè)計(jì)時(shí)增加接地引腳數(shù)量，合理分配接地引腳的位置，保證每個(gè)傳輸節(jié)點(diǎn)附近都分布接地引腳，使得板級(jí)電流回路暢通，從而減少回路電感，減小同步開關(guān)噪聲。
在背板每位傳輸線中串接電阻，增加驅(qū)動(dòng)開關(guān)時(shí)間。考慮串聯(lián)電阻與輸出阻抗的匹配性，選擇串接51 Ω的電阻。
按照上述優(yōu)化方案，對(duì)某型號(hào)衛(wèi)星高速基帶傳輸設(shè)計(jì)進(jìn)行優(yōu)化更改，對(duì)優(yōu)化后的設(shè)計(jì)采用長0長1數(shù)據(jù)樣本進(jìn)行測試，更改前后的某引腳眼圖如圖8所示，同步開關(guān)噪圖8設(shè)計(jì)更改前后傳輸長0長1序列某引腳眼圖對(duì)比聲影響改善顯著（毛刺現(xiàn)象減少）。誤碼率測試中，測試樣本數(shù)據(jù)量大于1 GB，測試結(jié)果顯示測試誤碼率為0。
4結(jié)束語
本文結(jié)合衛(wèi)星高速基帶傳輸設(shè)計(jì)的工程實(shí)際，對(duì)同步開關(guān)噪聲產(chǎn)生的原因進(jìn)行了分析，并進(jìn)行了設(shè)計(jì)改進(jìn)。通過對(duì)多種數(shù)據(jù)樣本的測試，驗(yàn)證了改進(jìn)設(shè)計(jì)的有效性，對(duì)今后高速基帶傳輸?shù)脑O(shè)計(jì)具有一定的指導(dǎo)意義。
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