芯片從設計到制造，再到封裝測試，點沙成金的過程中耗費了大量的人力物力財力，每一個環節的質量、性能、良率都需要嚴格把控。眾所周知，單純的芯片測試并不能為芯片增加功能，也不能提升芯片性能。但芯片測試卻貫穿于半導體研發到量產的全部流程，成為半導體制造無法繞開的一環。芯片測試主要包括晶圓測試CP和成品測試FT，通過測試，廠商能夠及時發現芯片設計制造問題，從而提高芯片生產良率，保證出貨質量。

在半導體測試設備市場中，ATE測試設備占據了半導體測試設備的三分之二。其中，以泰瑞達（TERADYNE）和愛德萬測試的技術實力最為強勁，掌控著全球半導體測試設備90％的市場份額。泰瑞達技術積累雄厚，擁有完整的半導體測試解決方案，持續保障芯片質量，降低客戶測試成本。據泰瑞達銷售副總經理黃飛鴻介紹，面向SoC測試，泰瑞達已經推出了多款測試平臺，包括J750、UltraFLEX、EAGLE TEST SYSTEM等多個系列的測試設備。

在黃飛鴻看來，一定程度上，測試時間就等同于測試成本。因此，如何提升芯片測試效率，降低測試成本，已經成為當前半導體市場亟待解決的難題。在UltraFLEX測試設備的基礎上，泰瑞達推出了UltraFLEXplus，采用了全新PACE架構，結合IG－XL軟件，為半導體測試市場又添利器。

芯片工藝持續下探，測試挑戰日益突顯

從半導體制程工藝的演進過程來看，可大致將其分為三個時代?？梢钥吹剑瑥?990年至2025年，半導體工藝逐漸從0．8um下探至3nm甚至2nm，隨著半導體工藝不斷演進，芯片尺寸越來越小，片上晶體管集成度也越來越高。這就意味著芯片上集成了更多的模擬、數據傳輸和接口功能。相應地，芯片測試技術也隨之不斷演進，以滿足日趨復雜的芯片功能需求。

“先進工藝的演進帶來了測試時間的增加。”黃飛鴻指出，日趨龐大的芯片規模持續拉高了芯片設計復雜度，對于SCAN、BIST、標準化接口等測試需求也隨之提高。以處理器芯片為例，SCAN和BIST測試是檢驗工藝成熟度的標準，工藝尺寸越小，測試時間越長。而對于模擬和射頻芯片來說，Trimming測試則占據了越來越多的時間。

此外，單工位測試嚴重拖慢了芯片測試速度，拉長了測試時間，從而導致測試成本在整體芯片售價中占比很高。先進工藝越往下探，對測試設備并行測試能力的要求就越高。而在工藝下探至10nm以下，晶體管數量增速已經遠超過芯片測試技術的更新速度，接口板與測試工位也不可能無限制增加，ATE測試設備面臨著新一輪挑戰。

“另一個（ATE測試設備面臨的）挑戰是，隨著工藝尺寸縮減至10nm及以下，晶圓初次量產的良率不斷下降。”黃飛鴻表示，單芯片尺寸（die size）則從原來的200mm2增大到800mm2，相應失效密度也在不斷提高。對于800mm2的die size，10nm工藝下，晶圓初次量產良率還不足10％。

底層架構升級，為芯片測試降本增效

面對復雜度更高的手機、處理器、射頻等芯片，泰瑞達推出了UltraFLEXplus高性能SoC測試平臺。在UltraFLEX系列測試平臺的基礎之上，該平臺對探測器接口板進行了全新設計，并首次采用了PACE多控制器架構?！皬腏750到UltraFLEX，再到UltraFLEXplus，泰瑞達采用了統一的軟件平臺IG－XL?！痹邳S飛鴻看來，這也是泰瑞達最大的競爭優勢，測試程序可全面兼容，直接提高了工程師開發效率。

區別于前代接口板設計，UltraFLEXplus采用全新Broadside技術，接口板尺寸增大，PCB層數將大幅縮減20％?！叭鬚CB層數很多，加工難度將會帶來更大的失效率。”另一方面，全新的接口板管腳呈對稱分布，布局布線更加清晰，有效減少了繞線長度，能夠有效減少PCB板卡設計要求，大幅提高信號完整性和電源完整性，并行測試能力也隨之提高。

“PACE多控制器架構是UltraFLEXplus測試平臺獨有架構，能夠將算力下放，提升處理效率。”黃飛鴻表示，PACE架構通過中間工作站主控，將算力全部下放至每塊板卡上，由每塊板卡獨立CPU來執行指令和測量計算。此外，UltraFLEXplus搭載了第三代數字板卡，采用開放式、可升級、分布式計算等架構，能夠整體提高測試效率，結合IG－XL軟件平臺，縮減了20％的工程開發時間，能夠在更少時間內開發出更優化的測試程序。

寫在最后

據黃飛鴻介紹，UltraFLEX測試平臺全球裝機量已經達到5000套，而IG－XL軟件平臺裝機也超過了12000套。自2020年以來，UltraFLEXplus全球裝機量也已經接近600套，已經在兩家主要晶圓代工廠以及5家OSAT安裝使用。泰瑞達具備豐富的市場驗證經驗，UltraFLEXplus新平臺發布一年半時間內，已經獲得了主要客戶的廣泛好評，應用在數字計算芯片領域。