頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發的現場可編程門陣列（FPGA）使工程師能夠將具有自定義邏輯的比特流下載到臺式編程器中立即運行，而無需等待數周才能從晶圓廠返回芯片。如果出現錯誤或問題，設備可以在那里重新編程。 最新資訊 中美已就解決中興問題達成一致 中美兩國就解決中興通訊公司問題的大致路徑達成一致。 發表于：5/23/2018 基于RO電路變化PUF的FPGA實現 現代密碼協議規定只有授權參與者才可以獲得密鑰和訪問信息的權限。然而，通過侵入系統泄露密碼的方法層出不窮，給現代信息安全造成嚴重的威脅。對此問題，PUF不可克隆的優點，為信息安全提供了進一步的保障。例如：RO PUF、Arbiter PUF、SRAM PUF。通過把物理信息集成到電路設計從而實現PUF的設計，與現有RO PUF相比，PISO移位寄存器的運用減少了更多的硬件資源。由4位激勵能夠產生16位隨機響應，大大增加了激勵響應對的數目，而且通過FPGA測得內部漢明距離是符合要求的。 發表于：5/22/2018 中國3D打印產業盤點：京津冀全國領先 2017年，國內桌面3D打印機出貨量增長27%，其中約95%是個人或桌面打印機，其平均價格低于1000美元。總體來看，3D打印桌面級市場競爭已經“白熱化”，加上利潤低、精度差、實用性欠佳，其天花板效應明顯。 發表于：5/21/2018 FPGA重點知識13條，助你構建完整“邏輯觀”之二 FPGA的全局時鐘應該是從晶振分出來的，最原始的頻率。其他需要的各種頻率都是在這個基礎上利用PLL或者其他分頻手段得到的。 發表于：5/21/2018 FPGA重點知識13條，助你構建完整“邏輯觀”之三 Tcko為D觸發器開始采樣瞬間到D觸發器采樣的數據開始輸出的時間；Tlogic為中間的組合邏輯的延時；Tnet為走線的延時；Tsetup為D觸發器的建立時間；Tclk_skew為時鐘偏移，偏移的原因是因為時鐘到達前后兩個D觸發器的路線不是一樣長。 發表于：5/21/2018 “老司機”：我不推薦因找工作而學習FPGA 最近的幾篇論文都改好投出去了，希望后面有好的結果。暫時也就有點閑暇時間空出來了，好久沒有寫技術文章來總結提煉一下了，今天難得就寫一點。 發表于：5/21/2018 CPU主頻比FPGA快，但為啥FPGA才可以加速？ CPU的主頻高達幾個GHz，FPGA的速率往往在幾百兆。但是，往往我們會說FPGA會給CPU進行加速。 發表于：5/21/2018 比特大陸的野心：挺進AI芯片，深度學習領域欲與英偉達比高下 據Cointelegraph報道，中國ASIC芯片制造商比特大陸（Bitmain）正在轉向人工智能（AI）以尋求替代收入來源。 發表于：5/21/2018 ARM撞上FPGA，會擦出不一樣的火花？ Zynq” Zynq這個詞很容易讓人聯想到zinc，也就是電池、日光屏、合金制品和藥品中最常見的化學元素鋅。鋅與其他金屬的合金可實現增強型功能，根據合金的不同對象表現為不同的色彩。鋅最常見的用途就是電鍍。那么這個名稱與電鍍之間有什么聯系？ 發表于：5/20/2018 在FPGA的編程語言里，這是你最容易犯的錯誤 我知道，我對與電子有關的所有事情都很著迷，但不論從哪個角度看，今天的現場可編程門陣列(FPGA)，都顯得“鶴立雞群”，真是非常棒的器件。如果在這個智能時代，在這個領域，想擁有一技之長的你還沒有關注FPGA，那么世界將拋棄你，時代將拋棄你。本公眾號作者ALIFPGA，多年FPGA開發經驗，所有文章皆為多年學習和工作經驗之總結。 發表于：5/20/2018 ?…124125126127128129130131132133…?
