一種高電源抑制比的CMOS帶隙基準電壓源設計
所屬分類:技術論文
上傳者:serena
標簽: CMOS 基準電壓源
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文檔介紹: 介紹一種基于CSMC0.5m工藝的低溫漂高電源抑制比帶隙基準電路。本文在原有Banba帶隙基準電路的基礎上,通過采用共源共柵電流鏡結構和引入負反饋環路的方法,大大提高了整體電路的電源抑制比。 Spectre仿真分析結果表明:在-40~100 ℃的溫度范圍內,輸出電壓擺動僅為1.7 mV,在低頻時達到100 dB以上的電源抑制比(PSRR),整個電路功耗僅僅只有30A。可以很好地應用在低功耗高電源抑制比的LDO芯片設計中。
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