一種節能型可升級異步FIFO的FPGA實現
所屬分類：技術論文
上傳者：aet
文檔大小：224 K
標簽： FPGA
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文檔介紹：提出了一種節能并可升級的異步FIFO的FPGA實現。此系統結構利用FPGA內自身的資源控制時鐘的暫停與恢復，實現了高能效、高工作頻率的數據傳輸。該系統在Xilinx的VC4VSX55芯片中實現,實際可工作于高達100/153.6 MHz的讀/寫時鐘域。本文所提出的結構不依賴于現有的IP核，基于此結構易建立可升級的IP核。
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