| 一種節(jié)能型可升級異步FIFO的FPGA實現(xiàn) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aet | |
| 文檔大小：224 K | |
| 標簽： FPGA | |
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| 文檔介紹：提出了一種節(jié)能并可升級的異步FIFO的FPGA實現(xiàn)。此系統(tǒng)結(jié)構(gòu)利用FPGA內(nèi)自身的資源控制時鐘的暫停與恢復(fù)，實現(xiàn)了高能效、高工作頻率的數(shù)據(jù)傳輸。該系統(tǒng)在Xilinx的VC4VSX55芯片中實現(xiàn),實際可工作于高達100/153.6 MHz的讀/寫時鐘域。本文所提出的結(jié)構(gòu)不依賴于現(xiàn)有的IP核，基于此結(jié)構(gòu)易建立可升級的IP核。 | |
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