基于FPGA的JPEG解碼器設計與實現
所屬分類：技術論文
上傳者：aet
文檔大小：206 K
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文檔介紹：為滿足SoC中JPEG靜止圖像實時解壓縮要求，在完成JPEG解碼器C語言建模的基礎上，采用自頂向下的設計方法，完成了JPEG Baseline解碼器設計，并在FPGA開發板上驗證了設計結果。該設計與ACTEL、4I2I等公司的IP核相比具有相近的解壓縮速度，能滿足實時解碼要求。
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