| 基于FPGA的JPEG解碼器設(shè)計(jì)與實(shí)現(xiàn) | |
| 所屬分類(lèi)：技術(shù)論文 | |
| 上傳者：aet | |
| 文檔大小：206 K | |
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| 文檔介紹：為滿(mǎn)足SoC中JPEG靜止圖像實(shí)時(shí)解壓縮要求，在完成JPEG解碼器C語(yǔ)言建模的基礎(chǔ)上，采用自頂向下的設(shè)計(jì)方法，完成了JPEG Baseline解碼器設(shè)計(jì)，并在FPGA開(kāi)發(fā)板上驗(yàn)證了設(shè)計(jì)結(jié)果。該設(shè)計(jì)與ACTEL、4I2I等公司的IP核相比具有相近的解壓縮速度，能滿(mǎn)足實(shí)時(shí)解碼要求。 | |
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