一種改進Turbo碼譯碼器的FPGA設計與實現
所屬分類：技術論文
上傳者：aet
文檔大小：220 K
標簽： FPGA
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文檔介紹：提出了一種基于MAX-Log-MAP算法的更有效減小譯碼延時的方法，通過并行計算前向狀態度量和后向狀態度量，將半次迭代譯碼延時縮短一半，而譯碼性能沒有損失，同時也減小了硬件實現中的時序控制復雜度。仿真表明，該方法有效降低了譯碼的延時，并且性能沒有損失，具有較高的實用價值。
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