| 高階∑△ADC中積分器的設計 | |
| 所屬分類：技術論文 | |
| 上傳者：aet | |
| 文檔大小：224 K | |
| 所需積分：0分積分不夠怎么辦？ | |
| 文檔介紹：基于N阱 0.6μm DPDM CMOS工藝，完成了高階∑△ADC中第一級積分器的設計。分析了開關電容積分器的非理想特性，同時設計了一個對寄生電容不敏感的同相開關電容（SC）積分器，并特別采用旁路電容減小溝道電荷注入引起的諧波失真和噪聲。在cadence下的電路仿真表明，積分器具有-104.9dB等效輸入噪聲；利用MATLAB進行系統仿真，∑△ADC的信號噪聲畸變比（SNDR）達到100.5dB，滿足系統16bit的要求。 | |
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