高速可重構AES的設計與實現
所屬分類：技術論文
上傳者：aet
文檔大小：2219 K
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文檔介紹：提出一種可重構AES硬件架構,對加/解密運算模塊和密鑰擴展模塊進行了可重構設計,使其能夠適配128bit、192bit、256bit三種密鑰長度的AES算法,并針對列混合模塊進行了結構優化。在FPGA上進行了驗證與測試,并在0.18μm SMIC工藝下進行了邏輯綜合及布局布線。結果表明其核心時鐘頻率為270MHz, 吞吐量達到3.4Gb/s,能夠滿足高性能的密碼處理要求。
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