| 基于FPGA的時域數(shù)字脈沖壓縮處理器的設計 | |
| 所屬分類：技術論文 | |
| 上傳者：aet | |
| 文檔大小：192 K | |
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| 文檔介紹：一種基于FPGA的適用于中小壓縮比情況的時域數(shù)字脈沖壓縮處理器的實現(xiàn)方案。該處理器具有使用靈活、便于功能擴展、成本低的特點，已用于某雷達信號處理機中，性能穩(wěn)定。 | |
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