| AES算法的快速硬件設(shè)計與實現(xiàn) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aet | |
| 文檔大?。?span>1865 K | |
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| 文檔介紹：基于FPGA并采用流水線技術(shù)和優(yōu)化設(shè)計，提出了一種更高效的AES算法IP核的硬件設(shè)計方法。在使用較低時鐘頻率的情況下，可以獲得更大的數(shù)據(jù)吞吐量和更快的傳輸速度。 | |
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