| 一種高速RS譯碼器的FPGA實現(xiàn) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aet | |
| 文檔大小：286 K | |
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| 文檔介紹：結(jié)合流水線技術(shù)， 對一種新提出的RS譯碼的歐幾里德迭代算法及其VLSI結(jié)構(gòu)，給出了基于時域譯碼的FPGA實現(xiàn)和驗證，并采用分時復(fù)用技術(shù)對譯碼器的關(guān)鍵模塊——解關(guān)鍵方程模塊的結(jié)構(gòu)加以改進，使其錯誤位置和錯誤值多項式單元能面積復(fù)用。該結(jié)構(gòu)的特點是：控制單元簡單；模塊結(jié)構(gòu)非常規(guī)則，易于用Verilog HDL實現(xiàn)；可應(yīng)用于高速通信場合。 | |
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