一種高速RS譯碼器的FPGA實現
所屬分類：技術論文
上傳者：aet
文檔大小：286 K
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文檔介紹：結合流水線技術， 對一種新提出的RS譯碼的歐幾里德迭代算法及其VLSI結構，給出了基于時域譯碼的FPGA實現和驗證，并采用分時復用技術對譯碼器的關鍵模塊——解關鍵方程模塊的結構加以改進，使其錯誤位置和錯誤值多項式單元能面積復用。該結構的特點是：控制單元簡單；模塊結構非常規則，易于用Verilog HDL實現；可應用于高速通信場合。
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