| 夏宇聞Verilog經(jīng)典教程 | |
| 所屬分類：教程|講義 | |
| 上傳者：wenhuawu | |
| 文檔大小：1771 K | |
| 標簽： 開發(fā)工具 | |
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| 文檔介紹：算法的描述和驗證常用 C 語言來做。例如要設(shè)計 Reed-Solomen 編碼/解碼器，我們必須先 深入了解 Reed-Solomen 編碼/解碼的算法，再編寫 C 語言的程序來驗證算法的正確性。運 行描述編碼器的 C 語言程序，把在數(shù)據(jù)文件中的多組待編碼的數(shù)據(jù)轉(zhuǎn)換為相應(yīng)的編碼后數(shù) 據(jù)并存入文件。再編寫一個加干擾用的 C 語言程序，用于模擬信道。它能產(chǎn)生隨機誤碼位 （并把誤碼位個數(shù)控制在糾錯能力范圍內(nèi)）將其加入編碼后的數(shù)據(jù)文件中。運行該加擾程 序，產(chǎn)生帶誤碼位的編碼后的數(shù)據(jù)文件。然后再編寫一個解碼器的 C語言程序，運行該程 序把帶誤碼位的編碼文件解碼為另一個數(shù)據(jù)文件。 | |
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