基于FPGA的二-十進(jìn)制轉(zhuǎn)碼器設(shè)計(jì)
所屬分類：技術(shù)論文
上傳者：aet
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文檔介紹：針對二進(jìn)制轉(zhuǎn)十進(jìn)制(BCD)轉(zhuǎn)碼器的FPGA實(shí)現(xiàn)目標(biāo),提出了一種高效,易于重構(gòu)的轉(zhuǎn)碼器設(shè)計(jì)方案.并在FPGA開發(fā)板上成功地實(shí)現(xiàn)了該設(shè)計(jì),驗(yàn)證結(jié)果表明,與使用中規(guī)模集成電路IP核(SN74185A)實(shí)現(xiàn)的7 bit,10 bit 和12 bit 的轉(zhuǎn)碼器相比,本設(shè)計(jì)可以分別節(jié)約28.5%,47.6%和49.6%的硬件實(shí)現(xiàn)代價(jià)(邏輯單元LEs);同時(shí),電路的路徑延遲也分別減少了0.7 ns,2.1 ns 和8.9 ns.
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