| 基于FPGA的二-十進制轉碼器設計 | |
| 所屬分類：技術論文 | |
| 上傳者：aet | |
| 文檔大?。?span>345 K | |
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| 文檔介紹：針對二進制轉十進制(BCD)轉碼器的FPGA實現目標,提出了一種高效,易于重構的轉碼器設計方案.并在FPGA開發板上成功地實現了該設計,驗證結果表明,與使用中規模集成電路IP核(SN74185A)實現的7 bit,10 bit 和12 bit 的轉碼器相比,本設計可以分別節約28.5%,47.6%和49.6%的硬件實現代價(邏輯單元LEs);同時,電路的路徑延遲也分別減少了0.7 ns,2.1 ns 和8.9 ns. | |
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