JPEG-LS多路并行譯碼的FPGA實(shí)現(xiàn) | |
所屬分類:技術(shù)論文 | |
上傳者:aet | |
文檔大小:249 K | |
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文檔介紹:提出了一種基于FPGA的JPEG-LS的多路并行譯碼系統(tǒng),運(yùn)用VHDL語(yǔ)言實(shí)現(xiàn),以提高圖像的譯碼速度.系統(tǒng)主要分為檢測(cè)模塊,譯碼模塊和碼流分配模塊三部分.在檢測(cè)模塊中提取和去除頭文件的圖像信息,譯碼模塊則根據(jù)算法對(duì)圖像數(shù)據(jù)進(jìn)行恢復(fù),碼流分配模塊為多路并行算法的關(guān)鍵,利用流水線結(jié)構(gòu)的思路采用乒乓操作將碼流從檢測(cè)模塊傳送到外部RAM.在譯碼時(shí)采用同樣的方法將數(shù)據(jù)送入多個(gè)譯碼模塊進(jìn)行譯碼. | |
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