基于FPGA的規則(3,6)LDPC碼譯碼器
所屬分類：參考設計
上傳者：aet
文檔大小：315 K
標簽： FPGA
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文檔介紹：基于軟判決譯碼規則，采用完全并行的解碼結構，使用Verilog硬件描述語言，在Xilinx公司的FPGA（Virtex-2 xcv1000）上實現了碼率為1/2、幀長為20bit的規則（3,6）LDPC碼的譯碼器，最大傳輸速率可達20Mbps。對LDPC碼的實際應用具有重要的推動作用。
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