| FPGA開發(fā)板設(shè)計(jì)中的信號完整性分析 | |
| 所屬分類：參考設(shè)計(jì) | |
| 上傳者：aet | |
| 文檔大小：499 K | |
| 標(biāo)簽： FPGA | |
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| 文檔介紹：描述了板級設(shè)計(jì)中信號完整性的一般概念及影響信號完整性的因素和解決辦法。介紹了HyperLynx信號完整性仿真工具。 通過實(shí)例說明了在FPGA開發(fā)板設(shè)計(jì)中如何應(yīng)用HyperLynx仿真工 具保證板卡的信號質(zhì)量。 | |
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