| CDCE906倍頻性能分析 | |
| 所屬分類：參考設計 | |
| 上傳者：aet | |
| 文檔大小：1741 K | |
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| 文檔介紹：倍頻后的時鐘作為采樣時鐘提供給模數(shù)轉(zhuǎn)換器(ADC)，倍頻帶來的時鐘抖動會限制輸出信噪比的提高。為了盡可能降低時鐘抖動，可以采用專用時鐘合成器實現(xiàn)倍頻。CDCE906是一款高穩(wěn)定性的時鐘合成芯片，時鐘抖動較低。本文提出了CDCE906倍頻在某雷達信號處理機中的軟硬件實現(xiàn)，并對倍頻后時鐘進行分析，實驗結(jié)果證明其性能優(yōu)于普通FPGA。 | |
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