| 基于VHDL語言的卷積碼和Viterbi譯碼的實現(xiàn) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aet | |
| 文檔大小：1281 K | |
| 標(biāo)簽： 開發(fā)工具 | |
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| 文檔介紹：介紹并用VHDL語言實現(xiàn)了卷積編碼和維特比譯碼。根據(jù)編碼器特征設(shè)計了一種具有針對性的簡潔的維特比譯碼器結(jié)構(gòu)，并通過ModelSim平臺驗證了該設(shè)計的正確性。 | |
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