| 基于CPLD的SGPIO總線實現(xiàn)及應(yīng)用 | |
| 所屬分類：參考設(shè)計 | |
| 上傳者：aet | |
| 文檔大?。?span>372 K | |
| 標簽： CPLD | |
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| 文檔介紹：分析了SGPIO總線的數(shù)據(jù)傳輸機制，用CPLD模擬SGPIO總線協(xié)議來實現(xiàn)并行數(shù)據(jù)的串行傳輸，并將其與串并數(shù)據(jù)轉(zhuǎn)換集成芯片進行對比，說明了前者的應(yīng)用優(yōu)勢，并且指出了其應(yīng)用場合。采用Lattice Diamond IDE進行了Verilog HDL代碼編寫和綜合，并用ModelSim進行時序仿真，最終下載到CPLD器件進行測試。結(jié)果證明了采用CPLD實現(xiàn)SGPIO總線協(xié)議的可行性以及將其應(yīng)用到板級之間數(shù)據(jù)通信的優(yōu)越性。 | |
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