摘要：根據IEEE802.16e標準中對LDPC碼的定義，利用FPGA對編碼器進行了實現。所采用的算法使用了線性復雜度編碼，降低了邏輯資源占用量，并提高了編碼速度。

1962年Gallager在對糾錯編碼的研究中提出了LDPC碼，但是由于當時的硬件條件不足，直到90年代末隨著超大規模集成電路的推廣才真正為人們所重視。雖然在高斯信道中LDPC(Low Density Parity Check，低密度奇偶校驗碼)碼相比其他編碼方法具有更優良的性能，但是由于其逼近香農限的性能是在較長的碼長情況下才能得到體現，使得實現起來具有相當大的復雜度，即便是當今的超大規模集成電路也很難直接實現較長碼長的編碼和解碼。于是如何構造和改進LDPC碼成為目前研究的熱點，而準循環低密度奇偶校驗碼的發現，為LDPC編譯碼的硬件實現提供了可能。QC—LDPC碼具有更好的結構性與隨機性，在保證碼的信道性能不變的前提下，極大的簡化了編碼和譯碼電路，是目前實現LDPC編譯碼器的主流算法。正是由于這些優勢，LDPC碼已被WIMAX(IEEE802.16e)、WLAN(IEEE802.11n)、DVB-T等標準選定為信道編碼的備選編碼，并且極有可能成為第四代無線通信的編碼標準。

1 IEEE802.16e標準中對LDPC碼的規定

IEEE802.16e標準中LDPC碼的校驗矩陣為

其中，Pij被定義為z×z的單位變換矩陣或零矩陣，單位變換矩陣是通過對單位矩陣循環右移得到的。LDPC碼是由的效驗矩陣日定義，其中m是校驗位的長度，n是碼長的長度。基本矩陣中的移位集{p(i，j)}是用來決定相同碼率不同碼長的移位大小，對于碼率1/2、3/4A、3/4B、2/3B和5/6的各種碼，p(i，J)p(i，j)由式(2)決定。

其中，[x]表示不大于x的最大整數。([x]為取整函數)。

在IEEE802.16e標準中各種碼長和碼率的校驗矩陣H都是由基本矩陣Hb膨脹得到的，每個基本矩陣有24列，膨脹因子z=n/24(n為碼長)。

IEEE802.16e標準支持碼長從576到2 304共19種碼長。

IEEE802.16e中對于不同碼率的LDPC碼給定了不同的基本矩陣，以碼率為1/2的碼為例，基本矩陣Hb如圖1所示。

圖1中-1為全零陣；0為單位陣，其余標號為相應右移次數的單位陣。

2 基于IEEE802.16e的LDPC碼的快速編碼算法

高編碼復雜度是LDPC碼需要解決的主要問題，LDPC編碼器直接實現具有和碼長成二次方的時間復雜度，而Turbo碼可以在線性時間內編碼。于是如何使得LDPC碼能夠在與碼長成線性時間內編碼就成為一個非常關鍵的問題。

IEEE802.16e標準中規定的LDPC碼是一種結構性碼，其算法大大的降低了LDPC碼的編碼復雜度。但是如果采用傳統的編碼方法，其編碼復雜度仍令人難以接受。校驗矩陣H得到的生成矩陣是一個稀疏矩陣，所以可以根據校驗矩陣H的稀疏性以及準循環特性來進行快速編碼。

IEEE802.16e標準中給出了3種LDPC快速編碼的算法。由于第3種編碼方式是最常用的，而且已經比較成熟，現只對第3種編碼方式進行說明。

為了說明效驗矩陣結構，現將其分割為6個子矩陣表示

3 LDPC編碼算法的實現

根據上述編碼算法，FPGA程序實現了0.5碼率，碼長為2304bit，信息位為1152bit數據流的編碼。每幀送入1152bit原始數據流，經過編碼后產生1152bit效驗位，因為是系統碼，所以將原始信息位后緊跟效驗位就可以合并成所要發送的編碼碼流。編碼器的硬件總體結構如圖2所示。

從圖2可以看出，LDPC編碼器中主要包含矩陣乘法模塊，前項置換模塊，矢量加法模塊，以及生成碼字模塊。現對矩陣乘法模塊，前項置換模塊和碼字生成模塊進行介紹。

(1)矩陣乘法器模塊：主要由循環移位器和模二加法器組成。由于FPGA運算的并行特點，編碼器在計算矩陣乘法時可按行并行操作。輸入的原始信息比特流與效驗矩陣Hb的每一行進行相乘運算時，首先按照RAM中存儲的非零列號找到相對應的信息位中的矢量，并對該矢量進行循環右移，循環右移的次數依照IEEE802.11e標準的規定進行控制，然后把這一行中的所有非零元素和信息位相乘所得結果做一次異或操作，這就是矩陣的一行與信息位相乘的結果。該過程可以并行執行，同時完成矩陣中每一行與信息位的相乘運算。

(2)前項置換器模塊：IEEE802.16e標準中規定，LDPC碼的效驗矩陣r是雙對角矩陣，所以對于乘矩陣T的逆的操作采用前項置換方法，其原理如下：

所以在FPGA中進行乘矩陣r的逆的計算，不必進行求逆和相乘運算，僅用異或運算就能完成。

(3)生成碼字模塊：主要作用是將原始信息位與效驗位p1和p2合成。在IEEE802.16e標準中規定LDPC碼為系統碼，所以將原始信息位與效驗位p1和p2按順序依次拼接起來，就是實際編碼后數據。

4 FPGA仿真結果分析

在QuartusⅡ軟件下進行編譯和綜合，器件選擇為Altera公司STRATIXII系列的EP2S90F1020C3，整個LDPC編碼器最高工作時鐘214MHz，邏輯資源占用3027LE。LDPC碼編碼仿真結果如圖3所示。

code_rden：編碼器使能標志，高電平說明LDPC編碼器正在工作。
     matlab_code：LDPC編碼的Matlab仿真結果輸出。
     ldpc_code：LDPC編碼的FPGA仿真結果輸出。
     result_out：比對Matlab與FPGA仿真結果，輸出碼流進行相減一直為零，說明仿真結果正確。

5 結束語

文中分析了基于IEEE802.16e標準的LDPC碼的校驗矩陣H，然后在QuartusⅡ平臺下根據分塊矩陣的快速編碼算法設計了一種編碼器，滿足IEEE802.16e標準的碼長為2304，碼率為1/2的LDPC碼的編碼要求，并仿真驗證了LDPC編碼器的性能。仿真結果證明通過合理的構造LDPC碼的校驗矩陣以及選擇合適的編碼算法，可以有效降低編碼復雜度，并實現了線性編碼。