隨著人們對通信信息的充裕性、及時性和便捷性的要求越來越高，能夠隨時隨地、方便而及時地獲取所需信息，變得越來越重要。2002年，IEEE通過了10 Gb/s速率的以太網標準——IEEE 802.3ae[1]。10G以太網作為傳統以太網技術的一次較大的升級，在原有的千兆以太技術的基礎上將傳輸速率提高了10倍，以滿足人們對移動通信業務的要求。

 

　　2009年1月國內3G牌照正式發放，標志著我國3G時代的到來。為了適應移動通信的發展，各大運營商展開了大規模的3G移動通信網絡建設；而移動通信網絡建設的核心是基站建設，其成本也是最高的。此外，基站的性能好壞也是移動通信服務質量的決定因素。所以，運營商在不斷尋求新的方式以提高通信服務質量的同時，也在努力降低通信網絡建設的成本。分布式基站具有成本低、環境適應性強、工程建設方便的優勢，從而代表了下一代基站的的基本走向。

 

　　分布式基站的核心是把傳統的宏基站基帶處理單元BBU和射頻拉遠單元RRU分離，二者通過光纖連接。網絡部署時，BBU集中置放，其容量較大，實現了容量和覆蓋之間的轉換；RRU置于天面，其環境適應性強，并且多個RRU可以共享BBU基帶資源，節省基帶投資。為了實現基站和直放站之間更有效的互通，愛立信、華為、NEC、北電網絡及西門子五大集團合力制定了CPRI接口協議。該接口的標準協議成為了一個公共的可用指標之一。

 

　　2 CPRI協議簡述[2]

 

　　CPRI（Common Public Radio Interface）協議定義了兩個協議層——物理層（L1）和數據鏈路層（L2）。CPRI接口是位于REC(Radio Equipment Contorl,無線設備控制)和RE(Radio Equipment，無線設備)之間以及兩個RE之間的內部數據化接口；有3種不同的信息流（用戶平臺數據流SAPIQ、控制和管理平臺數據流SAPCM和同步平臺數據流SAPS）經過CPRI接口傳輸。

 

　　3 FPGA實現CPRI協議傳輸方案

　　3.1 基本方案

 

　　用FPGA實現CPRI協議傳輸具有以下2種方案。

 

　　(1) 方案一

 

　　RocketIO收發器的FPGA來實現CPRI協議的光纖通信[3]。其中，RocketIO收發器是Xilinx公司在Virtex2Pro芯片及以上系列芯片上集成的專用串行通信模塊，在使用時不占用FPGA其他資源。在Virtex5系列FPGA中，RocketIO稱為GTP。

 

　　該方案的優點是電路板結構緊湊，有利于PCB板布線，且具有很高的系統抗干擾能力。此外，參數設置方便，有利于系統調試。每塊Virtex5型的FPGA芯片中含有多個GTP收發器，可以通過運用4個GTP來實現10 Gb/s的高速率傳輸。每一個GTP核中包含一個接收鏈路和一個發送鏈路[45]。

 

　　(2) 方案二

 

　　利用串并轉換的專用芯片，如TI公司生產的TLK2501、美國國家半導體設計的串行/解串器SCAN25100[67]等。其中，SCAN25100的功能最完善，其具備8b/10b編解碼、高速串并轉換、鎖定檢測、CPRI信號和幀丟失檢測等功能。該芯片具有高精度延時校準測量電路、時鐘管理以及信號調節功能。

 

　　3.2 具體實現

 

　　SCAN25100支持的傳輸速率為2.4576 Gb/s、1.2288 Gb/s和0.6144 Gb/s；TLK2501支持的傳輸速率為1.5～2.5 Gb/s。如果采用專用串并轉換芯片，為了實現10 Gb/s的速率，必須采用4塊專用芯片，從而加大了PCB板的布線難度和電路板面積，不利于電路設計。

 

 

圖1 以太網光接口結構

 

　　本文采取第一種設計方案完成10 Gb/s的CPRI高速數據傳輸設計。如圖1所示，以太網光接口包括4部分：10GE光接口、PHY收發器、時鐘模塊、FPGA。其中，10GE光接口和PHY收發器是實現該10G以太網光接口的硬件設備；FPGA部分是本文設計的核心，采用Xilinx公司的 Virtex6芯片。

 

　　10GE光接口：光纖模塊，由光電子器件、功能電路和光接口等組成，其中包括發射和接收兩部分。發射部分是：輸入一定碼率的電信號，經內部的驅動芯片處理后驅動半導體激光器或發光二極管發射出相應速率的調制光信號。接收部分是：一定碼率的光信號輸入模塊后由光信號管轉換為電信號，經前置放大器后輸出相應碼率的電信號[7]。根據參考文獻[7]討論的結果，本文設計的電路結構選用的是XFP（萬兆以太網接口小封裝可插拔收發器）光模塊，與電路板的接口采用10 Gb/s串行電路接口，其只負責完成光/電信號的轉換，優點是體積小、功耗低且較易實現多端口集成。

 

　　PHY收發器：物理層芯片，主要作用是提供以太網的接入通道。該模塊將從FPGA傳輸過來的4路3.125 Gb/s的數據流合成12.5 Gb/s的數據流傳輸給光模塊；并且，將從光模塊傳輸過來的12.5 Gb/s的數據流分成4條鏈路，以3.125 Gb/s傳輸給FPGA。在該數據流傳輸中，由于FPGA對數據進行8b/10b編解碼，因此有效碼率是10 Gb/s，能夠滿足本文的設計要求，可以實現10G以太網的數據流傳輸。

 

　　時鐘模塊：時鐘模塊內采用輸出頻率為61.44 MHz的有源晶振為系統提供時鐘。由于每一數據鏈路的數據傳輸速率為3.125 Gb/s，GTP核對參考時鐘具有很高的精度要求，所以系統選擇高精度的差分時鐘作為參考時鐘。在該系統設計中，GTP核的參考時鐘沒有采用DCM（Digital Clock Manager，數字時鐘管理器）提供的時鐘。因為在高速數據傳輸過程中，DCM會引入一些不可預測的時鐘抖動，這些抖動會隨著參考時鐘輸入到GTP核中，從而造成誤碼。通常使用外部差分晶振源，經過全局時鐘緩沖的輸出信號作為GTP的參考時鐘，在數據傳輸過程中，由GTP內部的DCM產生時鐘，作為RXUSRCLK、RXUSRCLK2、TXUSRCLK、TXUSRCLK2的時鐘源，從而消除時鐘抖動以及保持證數據傳輸過程中的同步性[89]。

 

　　FPGA部分：其主要作用包括功能作用和配置監控作用。在該方案中，FPGA的功能作用主要是完成數據的8b/10b編解碼、高速串并轉換，以及CPRI協議的成幀、解幀、同步、傳輸數據復/分解等操作。FPGA的控制作用主要是針對光接口模塊和PHY模塊。對于光接口模塊，由于XFP提供一個兩線的串行接口，可以實現數據診斷功能，實時監控光模塊的各種參數，所以FPGA可以實現對其工作狀態的實時監控。對于PHY模塊，FPGA通過SMI接口來控制該模塊的工作模式和檢測該模塊的工作狀態。

　　4 設計驗證

　　4.1 設計驗證方法

 

　　為了驗證該電路設計的正確性，對電路的可靠性進行了測試。在該FPGA設計系統中加入一個偽隨機數列（PRBS）產生和檢查電路。由于Xilinx公司的Virtex6型芯片中的IP核GTP中含有偽隨機數列（PRBS）產生和檢測電路，所以本文采用其內部電路自動生成PRBS并經過整個10 Gb/s的以太網高速數據鏈路，最終由其檢測電路來檢驗數據傳輸中是否出現誤碼。測試方案如圖2所示。FPGA中用于產生和檢測PRBS的GTX核為4個，每一個分別對應一個2.5G鏈路。

 

 

圖2 測試方案

 

　　由Xilinx公司給出的GTP的用戶說明[9]可知，分別設置信號TXENPRBSTST0、TXENPRBSTST1、RXENPRBSTST0以及RXENPRBSTST1的值為01，而信號INTDATAWIDTH的值為1，其產生的偽隨機數列類型為PRBS7。產生PRBS7數列的多項式為1+X6+X7，數據長度為128，其可以檢驗經過8b/10b轉換的數據。設置信號RXPRBSERR的值為1，以檢測高速數據傳輸過程中數據是否出現誤碼。設置信號PRBS_ERR_THRESHOLD0和PRBS_ERR_THRESHOLD1的值，其含義為PRBS循環檢測中發生錯誤總數的閾值，以控制信號RXPRBSERR(0,1)。信號RXPRBSERR標志著在PRBS循環測試中檢測數據錯誤發生的總值超過了PRBS_ERR_THRESHOLD所設置的閾值，則該信號變為1。產生的PRBS序列經過發送鏈路和外部鏈路環回，再傳輸到接收鏈路，經過相應的處理后到達PRBS檢測電路，進而驗證數據的正確性。其中，外部鏈路環回是主要是指將一根光纖的兩端分別接入到10G光接口的接收與發送端，使數據本身在設計系統中環回。

 

　　4.2 驗證結果

 

　　在實驗室常溫環境下，對系統的高速傳輸數據進行驗證。該驗證分為兩個部分，第一部分是運用Xilinx公司研發的軟件工具Chipscope抓取FPGA內部接收和發送的數據進行比較，以驗證所設計的系統是否能實現所要求的功能。Chipscope抓取的結果如圖3所示。信號program_after_data0～3為PRBS產生模塊輸出的數據經過功能模塊處理后的數據。信號RX0_PRBSERR0和RX0_PRBSERR1是第一鏈路中PRBS檢測模塊中RXPRBSERR0、1,由圖可知其值為1，即該系統中第0數據鏈路的錯誤計數沒有超過閾值PRBS_ERR_THRESHOLD的值。由圖可知，信號RX1_PRBSERR0、1，RX2_PRBSERR0、1和RX3_PRBSERR0、1的值均為0，所以系統的4條數據鏈路的錯誤計數均未超過閾值。

 

 

圖3 Chipscope系統測試結果

　　第二部分是運用高頻率范圍示波器抓取FPGA輸出給PHY芯片的數據，以檢測該系統傳輸的信號質量，由示波器測試的數據傳輸眼圖如圖4所示。由于4路2.5G的傳輸鏈路配置相同且篇幅有限，只是列舉出第0路傳輸數據的眼圖。該系統傳輸的眼圖的比特錯誤率（EyeBER）可達到10-45，眼高為600 mV左右。

 

 

圖4 高速數據傳輸眼圖

 

　　結語

 

　　通過反復驗證和長時間連續測試，測試結果證明，該設計能夠有效、正確地實現10 Gb/s的高速數據傳輸，并且傳輸數據的誤碼均未超過閾值，進而證明了該設計系統的可靠性和穩定性。采用FPGA中的RocketIO接口來設計10 Gb/s速率的光纖傳輸，極大地增強了光纖傳輸設計的靈活性，通過修改FPGA代碼即可用于高速信號傳輸的多種情況和場合。