《電子技術(shù)應(yīng)用》
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中大功率達(dá)林頓管版圖設(shè)計(jì)
2019年電子技術(shù)應(yīng)用第5期
徐凱英1,馬 奎1,2
1.貴州大學(xué) 大數(shù)據(jù)與信息工程學(xué)院,貴州 貴陽550025;2.貴州省微納電子與軟件技術(shù)重點(diǎn)實(shí)驗(yàn)室,貴州 貴陽550025
摘要: 基于70 V高壓雙極型工藝,設(shè)計(jì)了一種中大功率達(dá)林頓陣列版圖結(jié)構(gòu)。該結(jié)構(gòu)適用于單片高壓功率器件輸出級版圖,采用單元陣列對稱叉指結(jié)構(gòu),具有大電流驅(qū)動(dòng)能力、散熱均勻、穩(wěn)定性好、面積利用率高等特點(diǎn)。叉指狀發(fā)射極和基極保證了較高的速度,同時(shí)兼顧了陣列功率管的匹配性和對稱性。叉指狀基極的兩側(cè)式設(shè)計(jì)增大了有效發(fā)射極周長,提高了電流傳導(dǎo)能力。改進(jìn)后的等平面布線,降低了功率版圖受布線臺階影響。版圖設(shè)計(jì)經(jīng)驗(yàn)證后,具有輸出9 A大電流的能力。
中圖分類號: TN431.1
文獻(xiàn)標(biāo)識碼: A
DOI:10.16157/j.issn.0258-7998.182493
中文引用格式: 徐凱英,馬奎. 中大功率達(dá)林頓管版圖設(shè)計(jì)[J].電子技術(shù)應(yīng)用,2019,45(5):31-33,37.
英文引用格式: Xu Kaiying,Ma Kui. Design of power Darlington layout[J]. Application of Electronic Technique,2019,45(5):31-33,37.
Design of power Darlington layout
Xu Kaiying1,Ma Kui1,2
1.School of Big Data and Information Engineering,Guizhou University,Guiyang 550025,China; 2.Key Laboratory of Micro-Nano-Electronics of Guizhou Province,Guiyang 550025,China
Abstract: A power Darlington array layout structure is designed based on the 70 V high voltage bipolar process. The structure is suitable for the output stage layout of the single-chip high-voltage power device. It consists of symmetric interdigitated array unit structure, and has the characteristics of large current driving capability, uniform heat dissipation, good stability, and high area utilization. The interdigitated-emitter and interdigitated base ensure a high speed while taking into account the matching and symmetry of the array power transistor. The two-sided design of the interdigitated base increases the effective emitter perimeter and improves current conduction capability. The improved equi-plane wiring reduces the wiring steps and makes the high current layout possible. Simulation based on calibre proves the layout has the ability to output current of 9 A.
Key words : interdigitated structure;array unit;high current drive;Darlington layout

0 引言

    功率電子電路大多要求具有大電流輸出能力,以便驅(qū)動(dòng)各種類型的負(fù)載。功率驅(qū)動(dòng)電路是功率電子設(shè)備輸出電路的一個(gè)重要組成部分,大電流達(dá)林頓晶體管陣列結(jié)構(gòu)廣泛用于這類可控大功率器件[1]。達(dá)林頓陣列結(jié)構(gòu)具有較高的電流增益,驅(qū)動(dòng)能力強(qiáng),達(dá)林頓結(jié)構(gòu)用作輸出級,為單片高壓大功率集成電路驅(qū)動(dòng)能力提供了可能[2]

    單片高壓功率模擬IC具有電源電壓高、輸出電流大的特點(diǎn),達(dá)林頓晶體管結(jié)構(gòu)廣泛用于中大功率模擬IC產(chǎn)品中。為了達(dá)到較高的電流承載能力和耐壓特性,達(dá)林頓管陣列需要并聯(lián)的晶體管數(shù)量巨大。在輸出大電流時(shí),電路工作會產(chǎn)生很大的熱量,對版圖的布局和散熱造成很大困難,需要提出一種兼顧性能和版圖面積的達(dá)林頓管版圖結(jié)構(gòu)。

1 大電流特性設(shè)計(jì)

    本文達(dá)林頓陣列結(jié)構(gòu)版圖已用于一款高壓大功率運(yùn)放的輸出級。電路輸出級采用復(fù)合NPN達(dá)林頓管驅(qū)動(dòng)大電流,要求版圖具有輸出9 A峰值大電流能力。

1.1 電路設(shè)計(jì)

    電路輸出級為雙端輸入、單端并聯(lián)輸出的對稱結(jié)構(gòu)。如圖1所示,上下兩端分別為復(fù)合共集、共射輸出,T1、T2和T3、T4構(gòu)成NPN+NPN復(fù)合達(dá)林頓結(jié)構(gòu), T1、T2發(fā)射極輸出,T3、T4集電極輸出,其中T2和T4陣列分別并聯(lián)了18 000個(gè)小功率NPN管。兩端功率管同時(shí)工作時(shí),可以實(shí)現(xiàn)動(dòng)態(tài)電流的雙倍輸出。

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1.2 版圖布局對稱性和熱均勻性

    為保證上下管電流的對稱性,達(dá)林頓管版圖上下對稱分布。如圖2所示,基極金屬連接和叉指結(jié)構(gòu)對稱分布,發(fā)射極金屬連接位于內(nèi)側(cè)對稱分布,叉指結(jié)構(gòu)沿著電流方向不斷變寬對稱分布。在大電流通過時(shí),由于器件等寄生因素帶來的熱效應(yīng),版圖設(shè)計(jì)時(shí)還需考慮熱對稱性和熱均勻性[3]。上下兩組達(dá)林頓管,陣列單元內(nèi)由頂部至底部不斷加寬,降低電流頂部和底部的不均勻?qū)е碌木植繙囟冗^高。同時(shí)較高的匹配性和對稱布局也可防止由于工藝原因造成的電路性能失調(diào)。由圖2熱度梯度表顯示,熱量分散均勻。

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1.3 陣列結(jié)構(gòu)射出大電流設(shè)計(jì)

    兩組達(dá)林頓管,上半部分所有陣列單元發(fā)射極電流通過寬發(fā)射極金屬從底部引出,下半部分電流從集電極頂部引出,中間通過寬金屬輸出9 A的電流,減少了走線面積。當(dāng)版圖側(cè)邊出線時(shí),所有的電流會流經(jīng)出線側(cè)底部很小的一塊金屬,如圖3所示,電流產(chǎn)生的熱量遠(yuǎn)遠(yuǎn)超過另外一側(cè),當(dāng)電流密度超過金屬的最大電流密度時(shí),會燒斷金屬連線。當(dāng)采用底部寬金屬出線,可有效避免電流在側(cè)邊出線時(shí),版圖拐角造成的大電流積累,超過拐角金屬的最大電流密度,造成版圖失效。

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    在大電流環(huán)境下為了保證達(dá)林頓管對電流的放大作用,發(fā)射極金屬需承受IO=9 A電流,共有180個(gè)指狀發(fā)射區(qū),每個(gè)指狀發(fā)射區(qū)需承受50 mA電流大小。

    采用70 V雙極型晶體管工藝,M1的電流密度約為J=1 mA/μm,M1金屬層電阻ρ=0.058 Ω/μm,發(fā)射極接觸孔電阻R=2.1 Ω/cont。單個(gè)發(fā)射極叉指寬度w=10 μm,每個(gè)叉指含n個(gè)接觸孔,叉指長度為L。所能承受的電流大小I1由下式可得:

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    經(jīng)計(jì)算每個(gè)叉指能承受的電流大于50 mA。

1.4 陣列結(jié)構(gòu)單元穩(wěn)定性設(shè)計(jì)

    用作大電流環(huán)境時(shí),由于載流子的堆積,發(fā)射極邊緣所承受的壓降較中間更大。同時(shí)發(fā)射區(qū)版圖電流從底部引出,較頂部所承受的電流更大,發(fā)射極條狀結(jié)構(gòu)越長,電流分布就會越不均勻[4]。在不改變發(fā)射極長度的情況下,為增加達(dá)林頓陣列結(jié)構(gòu)的穩(wěn)定性,如圖4所示,發(fā)射區(qū)寬度從頂部至底部不斷加寬,增大電流的承受能力,同時(shí)發(fā)射指加寬也能減小發(fā)射極去偏置效應(yīng),縮短發(fā)射指長度,減小限流電阻的值,降低功耗。為了避免發(fā)射極去偏置效應(yīng),在每個(gè)發(fā)射極連線中插入限流電阻,重新分配叉指流過的電流,限制指狀發(fā)射極的電流大小。每個(gè)叉指上晶體管約能承受1/4限流電阻上電壓[5],金屬最大電流密度為J,發(fā)射指長度為L,寬度為W,發(fā)射極基極的電壓差為Vbe,由式(2)可得所需電阻阻值R。

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1.5 最大化發(fā)射極有效周長

    選用70 V雙極型工藝,為保證NPN管在大電流情況下的放大能力,需要足夠的發(fā)射極有效周長,增大放大倍數(shù)。版圖設(shè)計(jì)時(shí),基極叉指分布在發(fā)射極叉指兩側(cè),對應(yīng)的剖面圖如圖5所示,等深的基區(qū)分布于發(fā)射區(qū)的兩側(cè)充分利用發(fā)射極面積。由于輕摻雜的基區(qū),會導(dǎo)致大電流時(shí),發(fā)生發(fā)射極集邊效應(yīng),NPN管工作時(shí)載流子會聚集在發(fā)射極一側(cè)。當(dāng)兩邊均被等寬的基區(qū)包住時(shí),基區(qū)載流子會在電流通過時(shí)聚集在發(fā)射極的兩側(cè)和底部,增大了有效發(fā)射區(qū)面積。

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1.6 提高布線平整性設(shè)計(jì)

    功率達(dá)林頓管工作時(shí)電流較大,且達(dá)林頓管占用面積較多。若采用傳統(tǒng)的雙極型工藝,會在刻蝕的區(qū)域產(chǎn)生較高臺階,大電流工作時(shí),凹凸不平的表面會使電流積聚,導(dǎo)致金屬連線斷裂。本次設(shè)計(jì)改進(jìn)了雙極型工藝,采用了STI、LOCOS工藝實(shí)現(xiàn)集成器件等平面結(jié)構(gòu),降低器件整體臺階高度,提高鋁布線平緩度,降低電流分布受臺階的影響。工藝流程為隔離擴(kuò)散后有源區(qū)中刻出場區(qū)后,通過高密度等離子體刻蝕形成淺槽,通過注入提高場開啟,然后高壓氧化,形成基本平緩的表面,再在有源區(qū)內(nèi)制作器件。改進(jìn)后如圖6所示,發(fā)射區(qū)、基區(qū)、集電區(qū)高度近乎相同,臺階有效降低,布線平整性提高,降低了大電流達(dá)林頓管受布線臺階影響。

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2 仿真驗(yàn)證

    達(dá)林頓陣列版圖設(shè)計(jì)完成后,經(jīng)過Calibre_DRC驗(yàn)證滿足70 V高壓雙極型版圖規(guī)則,通過軟件Calibre_xRC提取寄生參數(shù)用于后仿。添加版圖寄生參數(shù)后,電源±35 V供電,負(fù)載電阻選用6 Ω,負(fù)載電容選用100 pF,通過Cadence_spectre完成了后仿真。電路仿真結(jié)果如圖7所示,正向電流峰值達(dá)到9.52 A,反向電流為-9.04 A。添加提取的版圖寄生參數(shù),后仿真結(jié)果如圖8所示,正向電流為9.02 A,負(fù)向?yàn)?.84 A,滿足輸出9 A動(dòng)態(tài)電流要求。

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    大功率運(yùn)放芯片整體版圖如圖9所示,輸出級達(dá)林頓管面積為4 000 μm×2 251.5 μm,約占芯片內(nèi)部核心面積的6/7,后仿真結(jié)果達(dá)到要求,沒有違反設(shè)計(jì)規(guī)則,可進(jìn)行流片。

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3 結(jié)論

    本文基于70 V高壓雙極型工藝,設(shè)計(jì)了一種中大功率達(dá)林頓陣列版圖結(jié)構(gòu)。采用單元陣列對稱叉指結(jié)構(gòu),散熱均勻,穩(wěn)定性好,改進(jìn)工藝采用等平面布線結(jié)構(gòu)后,降低了布線臺階,提高了面積利用率。版圖用于一款高壓功率運(yùn)放的輸出級,添加相關(guān)寄生參數(shù)后仿真結(jié)果表明,能夠達(dá)到電路驅(qū)動(dòng)9 A峰值電流。

參考文獻(xiàn)

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[2] REZA G R.BJT-BJT,F(xiàn)ET-BJT,and FET-FET[J].IEEE Circuits & Devices Magzine,2004,20(6):17-22.

[3] 洪慧,韓雁,文進(jìn)才,等.功率集成電路技術(shù)理論與設(shè)計(jì)[M].杭州:浙江大學(xué)出版社,2011.

[4] SAINT C,SAINT J.集成電路版圖設(shè)計(jì)IC Mask Design[M].北京:清華大學(xué)出版社,2003.

[5] HASTINGS A.模擬電路的版圖的藝術(shù)[M].北京:電子工業(yè)出版社,2011.



作者信息:

徐凱英1,馬  奎1,2

(1.貴州大學(xué) 大數(shù)據(jù)與信息工程學(xué)院,貴州 貴陽550025;2.貴州省微納電子與軟件技術(shù)重點(diǎn)實(shí)驗(yàn)室,貴州 貴陽550025)

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