五十多年來，摩爾定律一直是半導體行業(yè)的指導原則。在過去幾十年里，英特爾為了推動技術進步持續(xù)創(chuàng)新，這些創(chuàng)新使晶體管密度，性能和能效得以不斷提高。盡管今天有很多聲音預測摩爾定律將要消亡，但筆者并不認同這個觀點。
從最簡單的角度講，摩爾定律是指每一代工藝都會使芯片上的晶體管倍增。多年來，晶體管密度的這種指數增長一直保持著顯著的一致性，但是在此過程中發(fā)生了兩件事：我們如何實現(xiàn)這些密度的增長以及我們如何在產品級別上獲得的收益。無論是更高的頻率，更低的功耗還是更多的功能集成在芯片上，摩爾定律都經過了調整和發(fā)展，可以滿足從大型機到移動電話等各代技術的需求。隨著我們進入無限數據和人工智能的新時代，這種發(fā)展將繼續(xù)。
未來十年，哪些創(chuàng)新將推動摩爾定律？我相信可以將它們歸為兩大類： 整體擴展 和 系統(tǒng)擴展。單片比例縮放可稱為“經典”摩爾定律縮放，著重于在提高晶體管性能的同時減小晶體管特征尺寸和工作電壓。系統(tǒng)擴展性的提高是通過小芯片，封裝和高帶寬芯片到芯片互連技術的進步幫助我們整合新型異構處理器的收獲。
英特爾正在大力投資研究以支持這兩種載體。在最近舉行的全球頂級半導體工藝技術人員的年度聚會上，即舊金山的IEDM，英特爾工程師提交了近20篇論文，論證了為推動下一代摩爾定律所做的開創(chuàng)性工作。以下是這些令人興奮的技術選擇的簡要概述。
整體縮放：新的維度
當前的英特爾處理器基于稱為FinFET的晶體管結構，其中柵極在三個側面圍繞鰭形通道。隨著英特爾工藝節(jié)點的發(fā)展，他們使鰭片更高，更窄，從而減少了達到給定性能水平所需的鰭片數量。盡管FinFET還能延續(xù)壽命，但在不久的將來，該行業(yè)將過渡到一種新型的晶體管架構：全能柵極（GAA）FET，其中柵極環(huán)繞所有通道。GAAFET具有多種潛在的實現(xiàn)方式，從細的納米線到寬的納米帶。它們的共同點是能夠將更多的高性能晶體管封裝到給定的區(qū)域中，從而減小了設計人員用來構建新處理器的標準單元的寬度。
除了這種新的晶體管體系結構以外，另一種驅動單元面積縮放的方法是通過垂直堆疊晶體管器件?，F(xiàn)代半導體是由稱為NMOS和PMOS的負電荷和正電荷晶體管的互補對構成的。通過在PMOS器件頂部上單片堆疊NMOS器件，可以顯著降低標準單元的高度，反之亦然。這可以通過堆疊FinFET，GAAFET或什至兩者的組合來實現(xiàn)。
上圖：用于摩爾定律延續(xù)的晶體管結構和架構。
晶體管器件的單片堆疊不僅可以提供更高的密度。這是在單個硅基板上集成多種材料的強大方法，可顯著提高性能，并為具有獨特功能的全新產品類別打開大門。在IEDM上，Intel的工程師展示了兩種創(chuàng)新的單片集成方法。
在第一個示例中，我們的團隊在更傳統(tǒng)的硅FinFET NMOS器件層之上堆疊了基于鍺的GAAFET PMOS器件層。鍺是一種與硅具有許多相似特性的元素，但是由于與硅一起制造可能具有挑戰(zhàn)性，因此鍺在半導體芯片中的使用受到限制。但是，由于其晶格的結構，在晶體管通道中使用鍺可以顯著提高PMOS器件的開關速度，PMOS器件的工作速度通常比其互補NMOS器件慢。整體處理使我們能夠制造出具有創(chuàng)紀錄性能的基于鍺的PMOS器件，然后將其堆疊在基于硅的NMOS器件之上。
上圖：（a）通過Ge GAA PMOS（頂部器件層）和Si FinFET NMOS（底部器件層）的順序異構集成實現(xiàn)的經過完全處理的3D CMOS晶體管結構的示意圖和（b）橫截面。
在第二個示例中，另一個團隊使用單片集成在NMOS器件層的頂部堆疊了標準的硅PMOS器件層，該層利用了由氮化鎵制成的溝道-一種被廣泛認為是用于功率傳輸和傳輸的最佳材料的化合物。射頻（RF）應用，例如下一代5G前端模塊。這些類型的芯片當前以獨立單元的形式構建，但是這種新技術可以允許RF功能與標準的基于硅的處理器完全集成。
系統(tǒng)擴展：超越晶體管
繼續(xù)推動摩爾定律的擴展，需要集成制造過程各個方面的改進，而不僅僅是晶體管級。幾十年來，行業(yè)中許多人都把封裝簡單地視為最后的制造步驟，即在處理器和母板之間進行電氣連接的地方。但是，近年來情況發(fā)生了巨大變化。
十年前，SoC集成的重點是在與高性能CPU相同的芯片中實現(xiàn)GPU和I / O功能。將來，先進的封裝技術將用于將不同類型的處理器鏈接在一起，而不會強迫它們共享單個制造材料或工藝節(jié)點。
至少在最初，這種類型的分解似乎與摩爾定律要實現(xiàn)的目標相反，但是通過將每種類型的處理器與其自己最適合的晶體管邏輯和設計實現(xiàn)進行匹配，可以實現(xiàn)性能和密度的提高。通常，將單片式芯片分離成較小的小芯片所產生的負面影響要勝過負面因素。實際上，Moore在1965年的原始論文中指出，“用較小的功能（分別包裝和互連）構建大型系統(tǒng)可能被證明更經濟?！?/p>
英特爾已經部署了EMIB（嵌入式多管芯互連橋）和Foveros等技術，以二維和三維方式連接小芯片，例如將HBM放置在CPU和GPU之間（例如在EMIB的Kaby Lake G中），或連接英特爾即將面世的Lakefield處理器中使用的10nm計算芯片與22nm I / O芯片直接位于其下方。他們還計劃通過一項稱為Co-EMIB的技術將Foveros和EMIB結合在一起，該技術通過EMIB連接多個3D Foveros芯片，從而使Intel能夠制造出比任何單片處理器都大得多的標線片尺寸的芯片，并可以擴展芯片設計比以前廣泛得多。
英特爾已經超越了Co-EMIB，朝著稱為Omni-Directional Interconnect的新標準邁進。使用諸如硅通孔之類的現(xiàn)有方法將芯片堆疊在彼此之上的問題之一是，您可以通過如此細小的導線推動的功率有限。ODI使用更厚的通孔進行供電，同時在部署3D面對面接合時提供與Foveros相同的功能。
ODI可用于以多種配置連接小芯片，包括其中一個芯片被部分掩埋并充當其他兩個芯片之間，完全掩埋甚至兩個稍微重疊的芯片之間的橋梁的場景，而在它們之間使用ODI可以使芯片更厚電源支柱，可以將芯片緊密地封裝在一起。
集成3D處理器堆棧的能力提出了另一種提高硅密度的方法，該方法與“經典”（專門針對晶體管的摩爾定律概念）完全脫鉤。隨著EUV的推出，傳統(tǒng)的單片比例縮放將繼續(xù)在7nm處進行，然后在5nm及以后進行，但這并不是Intel期望在密度和性能上不斷進行代代改進的唯一領域。
推動英特爾未來摩爾定律擴展的改進不僅是由工藝節(jié)點的縮小或光刻技術的改進所驅動，而是由參與設計過程不同部分的多個工程團隊之間的協(xié)作所驅動。在這里，英特爾作為集成設備制造商（IDM）的獨特地位是一個優(yōu)勢。由于英特爾生產自己的產品，因此設計英特爾處理器未來版本的設計團隊與將要制造這些部件的工廠工程師之間有著密切的合作。我們可以選擇調整體系結構以更好地匹配流程節(jié)點的功能，或者微調節(jié)點以匹配我們要在給定體系結構中提供的功能。
無可否認，我們在行業(yè)中面臨著重大挑戰(zhàn)，但是摩爾定律的未來將值得期待。