局部動態可重構FPGA進程式調度系統設計與實現
電子技術應用 2023年3期
錢宏文1，張飛1，吳翼虎1，楊旭2，方海2，陳顯舟2
（1.中國電子科技集團公司第五十八研究所，江蘇 無錫 214072；2.中國空間技術研究院西安分院，陜西 西安 710100）
摘要： 針對6G時代多樣的邊緣計算要求，基于FPGA上的可重構技術可以實現更低的時延同時提供多樣性的服務。基于局部動態重配置的思路，使用ICAP接口對FPGA資源進行重新配置，從而實現FPGA邏輯上的局部動態可重構方案。借鑒操作系統中軟件進程管理的思想，基于Linux操作系統中引入硬件進程的概念，這樣可以將一整塊FPGA資源劃分為多個小的FPGA資源塊，每一個小的可重構的FPGA資源塊都可以抽象成為一個硬件進程，硬件進程實際并不運行在CPU上而是運行在FPGA邏輯資源區域中，在操作系統上只是硬件進程的軟件語言描述。由此，設計出CPU加FPGA的硬件方案來實現局部可重構系統，并在Xilinx公司Zynq系列芯片上進行了驗證，將FPGA硬件資源進行進程式調度以及資源分配，大大提高了FPGA硬件資源的利用率以及靈活性。
中圖分類號：TN402 文獻標志碼：A DOI: 10.16157/j.issn.0258-7998.222818
中文引用格式： 錢宏文，張飛，吳翼虎，等. 局部動態可重構FPGA進程式調度系統設計與實現[J]. 電子技術應用，2023，49(3)：114-117.
英文引用格式： Qian Hongwen，Zhang Fei，Wu Yihu，et al. Design and implementation of partial dynamically reconfigurable FPGA process scheduling[J]. Application of Electronic Technique，2023，49(3)：114-117.
中文引用格式： 錢宏文，張飛，吳翼虎，等. 局部動態可重構FPGA進程式調度系統設計與實現[J]. 電子技術應用，2023，49(3)：114-117.
英文引用格式： Qian Hongwen，Zhang Fei，Wu Yihu，et al. Design and implementation of partial dynamically reconfigurable FPGA process scheduling[J]. Application of Electronic Technique，2023，49(3)：114-117.
Design and implementation of partial dynamically reconfigurable FPGA process scheduling
Qian Hongwen1，Zhang Fei1，Wu Yihu1，Yang Xu2，Fang Hai2，Chen Xianzhou2
(1.China Electronics Technology Group Corporation No.58 Research Institute，Wuxi 214072，China； 2.Xi 'an Institute of Space Radio Technology， Xi'an 710100， China)
Abstract： In view of the diverse edge computing requirements of the 6G era, reconfigurable technology based on FPGAs can achieve lower latency and provide diversified services. Based on the idea of local dynamic reconfiguration, the ICAP interface is used to reconfigure FPGA resources, so as to realize the local dynamic reconfigurable scheme on the FPGA logic. Drawing on the idea of software process management in the operating system, based on the concept of introducing hardware processes in the Linux operating system, it is possible to divide a whole block of FPGA resources into multiple small FPGA resource blocks, each small reconfigurable FPGA resource block can be abstracted into a hardware process, the hardware process is actually not running on the CPU but running in the FPGA logical resource area, and is only a software language description of the hardware process on the operating system. As a result, the hardware scheme of CPU plus FPGA is designed to achieve partial reconfigurable system, and verified on Xilinx Zynq series chips, and the FPGA hardware resources are scheduled and allocated in a process manner, which greatly improves the utilization and flexibility of FPGA hardware resources.
Key words : FPGA；dynamic reconfigurable；partial reconfigurable；Zynq；ICAP；Linux
0 引言
未來6G[1]通信將實現萬物互聯，衛星、無人機、各式基站以及各類終端將形成混合異構網絡[2]。隨著網絡中感知、通信等功能的性能不斷提高，通過各類節點獲取的數據不斷地增長，對數據的實時處理成為未來網絡中的技術挑戰之一。邊緣計算技術可解決低時延業務的處理要求，是6G網絡的關鍵技術之一。在眾多類型的處理芯片中，FPGA 可提供高性能的計算能力，以及確定的和更低的延遲，FPGA在目前的電子系統中更多的是以接口邏輯或者協處理器的形式存在的，系統工作后由于程序固化，實現功能大多局限于粘合邏輯，存在使用率低、靈活性差等問題。而在邊緣計算中，FPGA需要適應加速卷積神經網絡、動態加解密、視頻編解碼等應用，承擔越來越多的計算任務，需要基于上層系統的角度實現對FPGA應用實現動態加載和調度。通過對動態可重構技術[3]的研究，令FPGA的硬件屬性發生改變，成為與CPU/DSP類似可調度的計算資源，硬件程序服從軟件程序的調度，轉變為現有以軟件應用為核心的開發模式，實現系統所有軟硬件資源均能進行靈活調度，滿足不斷發展的邊緣計算要求。
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作者信息：
錢宏文1，張飛1，吳翼虎1，楊旭2，方海2，陳顯舟2
（1.中國電子科技集團公司第五十八研究所，江蘇 無錫 214072；2.中國空間技術研究院西安分院，陜西 西安 710100）
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