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CAN總線中循環冗余校驗碼的原理及其電路實現

2008-08-11
作者:李書瑞, 李 明, 石龍海

  摘? 要: 在CAN網絡中傳輸報文時,噪聲干擾或傳輸中斷等因素往往使接收端" title="接收端">接收端收到的報文出現錯碼。為了及時可靠地把報文傳輸給對方并有效地檢測錯誤,需要采用差錯控制。詳細介紹了CAN總線中循環冗余校驗碼的差錯控制原理及其實現方法" title="實現方法">實現方法。

  關鍵詞: 循環冗余校驗? 差錯控制? 報文

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  在CAN系統中為保證報文傳輸的正確性,需要對通信過程進行差錯控制。目前常用的方法是反饋重發,即一旦收到接收端發出的出錯信息,發送端便自動重發,此時的差錯控制只需要檢錯功能。常用的檢錯碼有兩類:奇偶校驗碼和循環冗余校驗碼。奇偶校驗碼是一種最常見的檢錯碼,其實現方法簡單,但檢錯能力較差;循環冗余校驗碼的編碼也很簡單且誤判率低,所以在通信系統中獲得了廣泛的應用。下面介紹CAN網絡中循環冗余校驗碼(即CRC碼)的原理和實現方法。

1 CRC碼檢錯的工作原理

  CRC碼檢錯是將被處理報文的比特序列當作一個二進制多項式A(x)的系數,該系數除以發送方和接收方預先約定好的生成多項式g(x)后,將求得的余數p(x)作為CRC校驗碼附加到原始的報文上,并一起發給接收方。接收方用同樣的g(x)去除收到的報文B(x),如果余數等于p(x),則傳輸無誤(此時A(x)和B(x)相同);否則傳輸過程中出錯,由發送端重發,重新開始CRC校驗,直到無誤為止。

  上述校驗過程中有幾點需注意:①在進行CRC計算時,采用二進制(模2)運算法,即加法不進位,減法不借位,其本質就是兩個操作數進行邏輯異或運算;②在進行CRC 計算前先將發送報文所表示的多項式A[x]乘以xn,其中n為生成多項式g[x]的最高冪值。對二進制乘法來講,A(x)·xn就是將A(x)左移n位,用來存放余數p(x),所以實際發送的報文就變為A(x)·xn+p(x);③生成多項式g[x]的首位和最后一位的系數必須為1。

  圖1為CRC校驗的工作過程。

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  目前已經有多種生成多項式被列入國際標準中,如:CRC-4、CRC-12、CRC-16、CCITT-16、CRC-32等。CAN總線中采用的生成多項式為g(x)=x15+x14+x10+x8+x7+x4+x3+1。可以看出,CAN總線中的CRC校驗采用的多項式能夠校驗七級,比一般CRC校驗(CRC-4、CRC-12、CRC-16等)的級數(二~五級)要高許多,因而它的檢錯能力很強,誤判率極低,成為提高數據傳輸質量" title="傳輸質量">傳輸質量的有效檢錯手段。

2 CRC碼的電路實現

2.1 硬件電路" title="硬件電路">硬件電路的特點

  在CAN總線中為了產生CRC碼,硬件電路除了具有復位和時鐘信號以外,還需要以下兩個控制信號的參與:①填充位解除信號destuff,它的有效邏輯值是1;②CRC校驗的使能信號enable,有效邏輯值也為1。該硬件電路的特點是采用選擇器和反相器" title="反相器">反相器代替傳統設計中用的異或門,既實現了比較功能,又降低了生產成本,同時也為工程師們提供了一種新的設計思路。

2.2 硬件電路圖

  圖2即為實現CRC碼的硬件電路圖。

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圖中需要說明的幾點如下:①使能信號和填充位解除信號省略;②crcnxt代表的邏輯值為輸入報文序列和CRC寄存器的最高位異或的結果;③標號0~14所指示的為15位CRC寄存器,上升沿觸發;④標號1~6所指示的為選擇器和反相器的組合邏輯,實現異或功能,該選擇器的邏輯功能為具體結構如圖3所示。

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2.3 電路工作過程

  從以上分析可知:①當enable=0時,CRC清0;②當enable=1、destuff=1時,進行正常的CRC計算;③當enable=1而destuff=0時,正在解除填充位,數據暫停傳送。

  在各個控制信號均有效時,輸入報文的每一位都是和CRC寄存器的最高位相異或后移入最低位,同時寄存器的第13、9、7、6、3、2位均和其最高位異或,結果分別左移一位;其它未進行異或操作的寄存器位值也分別左移一位,直到報文的每一位都移入CRC寄存器為止,此時寄存器中的值即為計算得到的CRC碼。

  如果報文的比特序列長度為16,則需要左移16次才能對報文的每一位均進行處理。如果以Ck表示CRC寄存器的第k位位值、Ck′表示移位后的第k位位值(k=0,1,2,3......15),則移位規律見表1。

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3 CRC校驗碼的軟件實現

  CRC校驗碼用軟件實現起來非常方便。鑒于目前的資料中介紹的方法多使用C語言、匯編語言等實現,而缺乏用硬件描述語言實現,這里給出CRC碼的Verilog HDL之行為級描述程序。

  本程序在Verilog_XL下編譯通過,同時在Synopsis上成功進行了綜合及優化。

  //用Verilog HDL 實現CRC碼

  module crc(clk,rst,enable,

  destuff,datain,crc):

  input?????? clk:

  input?? ????rst:

  input?????? enable:

  input?????? destuff:

  input?????? datain:

??? output [14:0] crc:

??? reg?? [14:0] crc:

??? wire? crcnxt=datain^crc(14):

??? always@(posedge rst or posedge clk)

????????? begin

 ?????????? if (rst)? crc<= 0:

???????????? else if (enable && destuff)

?? ??????????????? begin

? ????????????????????? if (crcnxt)

???????? ?????????????????? crc<= crc^15 h' 4599:

?????????????????????????????????? else

???????? ?????????????????? crc<= {crc(13:0)1'b0}:

???????????????????? end

????????????? end

  endmodule

4 仿真波形

  假設發送的是一個標準格式的遠程幀,需求的數據字節為8,標識符序列為10101011000,則對上述程序仿真后的波形如圖4所示。crc序列從第20位開始輸出。

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  CRC校驗碼的檢錯能力很強,并且由于CRC碼檢錯的軟件和硬件實現都很簡單,因而被廣泛地應用于各類數據校驗中。CRC碼檢錯是提高數據傳輸質量、高效檢錯的有力手段。

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參考文獻

1 陽憲惠.現場總線技術及其應用.北京:清華大學出版,1998

2 http://www.zlgmcu.com/philips/can/about/BOSCH_CAN_V20_cn.pdf

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