一種基于Quantus-reduce加速模擬仿真驗(yàn)證分析的解決方案
所屬分類:技術(shù)論文
上傳者:zhoubin333
文檔大小:1339 K
標(biāo)簽: Qreduce 后仿網(wǎng)表精簡(jiǎn) 仿真精度
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文檔介紹:隨著半導(dǎo)體技術(shù)的進(jìn)步,芯片的設(shè)計(jì)規(guī)模不斷擴(kuò)大,這使得電路設(shè)計(jì)需要考慮的寄生效應(yīng)更加復(fù)雜,電路的后仿真工作也變得更加繁重。介紹了如何應(yīng)用Cadence公司的寄生抽取工具Quantus進(jìn)行post-layout寄生抽取,利用Quantus的Standalone Reduction (簡(jiǎn)稱Qreduce)功能對(duì)后仿網(wǎng)表進(jìn)行精簡(jiǎn),以達(dá)到縮減網(wǎng)表的規(guī)模,提高仿真速度的目的。Cadence的Qreduce功能是通過數(shù)學(xué)的運(yùn)算,將RC網(wǎng)絡(luò)進(jìn)行等效運(yùn)算,以減少節(jié)點(diǎn),從而達(dá)到縮減網(wǎng)表的規(guī)模,但同時(shí)保證了不會(huì)對(duì)精度造成比較大的損失。從后仿網(wǎng)表的縮減程度、仿真精度的影響、仿真速度以及內(nèi)存消耗等方面進(jìn)行論述,給出關(guān)鍵對(duì)比指標(biāo)。
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