| 一種應(yīng)用分段式電容陣列的20 MS/s 10-bit SAR ADC* | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：zhoubin333 | |
| 文檔大小：4686 K | |
| 標(biāo)簽： SAR ADC 分段式電容陣列 比較器校準(zhǔn) | |
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| 文檔介紹：設(shè)計(jì)了一個(gè)10位分辨率，20 MS/s采樣率的逐次逼近型模擬數(shù)字轉(zhuǎn)換器（SAR ADC）。該電路通過采用分段式電容陣列設(shè)計(jì)，縮短了量化過程中高位電容翻轉(zhuǎn)后所需要的穩(wěn)定時(shí)間，從而提高了量化速度。此外，還提出了一種新穎、高效的比較器校準(zhǔn)方法，以較低的成本實(shí)現(xiàn)了比較器失調(diào)電壓的抑制。該ADC芯片基于180 nm CMOS工藝設(shè)計(jì)制造，核心面積為0.213 5 mm2。實(shí)際測試結(jié)果表明，在1.8 V電源電壓、20 MS/s采樣頻率下，該ADC的信號噪聲失真比（SNDR）達(dá)到了58.24 dB。 | |
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