| 基于FPGA的高速模數(shù)轉(zhuǎn)換器評(píng)估系統(tǒng) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：wwei | |
| 文檔大小：4743 K | |
| 標(biāo)簽： FPGA 模數(shù)轉(zhuǎn)換器 上位機(jī) | |
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| 文檔介紹：設(shè)計(jì)并驗(yàn)證了一種基于現(xiàn)場(chǎng)可編程邏輯陣列（FPGA）的高速模數(shù)轉(zhuǎn)換器（ADC）評(píng)估系統(tǒng)。基于FPGA設(shè)計(jì)了底層邏輯，根據(jù)不同的測(cè)試指標(biāo)控制ADC的信號(hào)采集和數(shù)據(jù)轉(zhuǎn)換，將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)據(jù)存儲(chǔ)到FPGA的分布式存儲(chǔ)器（Block RAM）中，通過用戶數(shù)據(jù)報(bào)協(xié)議（UDP）將數(shù)據(jù)傳輸?shù)诫娔X端的基于MATLAB開發(fā)的上位機(jī)，由電腦中央處理器（CPU）負(fù)責(zé)處理計(jì)算數(shù)據(jù)并輸出測(cè)試結(jié)果到用戶界面上。以一款16位、采樣率100 MS/s的ADC為例，以該評(píng)估系統(tǒng)對(duì)ADC的各項(xiàng)參數(shù)指標(biāo)進(jìn)行測(cè)試和分析。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)可以實(shí)現(xiàn)高速、高精度ADC的測(cè)試和評(píng)估。 | |
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