FPGA實(shí)驗(yàn)一、分頻計(jì)數(shù)實(shí)驗(yàn)
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上傳者：jessicayangh
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標(biāo)簽： FPGA
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文檔介紹：分頻計(jì)數(shù)實(shí)驗(yàn)是verilog入門最基礎(chǔ)的實(shí)驗(yàn)。在實(shí)驗(yàn)中，把分頻輸出的信號(hào)clk_div和蜂鳴器連接在一起，大家可以真真感受到什么是分頻了。下面的程序里，用了20bit的計(jì)數(shù)器cnt，循環(huán)的計(jì)數(shù)，所以說(shuō)一個(gè)周期有2的20次冪也即大約有1M分頻，因?yàn)橹鲿r(shí)鐘50MHz（周期就是20ns），所以20ms一個(gè)計(jì)數(shù)周期。蜂鳴器就以20ms的周期性發(fā)聲，大家可以改變cnt的值看看效果。
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