| 一種基于插值算法符號同步的硬件設計 | |
| 所屬分類：技術論文 | |
| 上傳者：aet | |
| 文檔大小：246 K | |
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| 文檔介紹：提出了一種數(shù)字接收機中符號同步的硬件設計方案。該方案屬于異步采樣恢復法，其插值濾波器的設計采用了理想插值算法加窗處理，較傳統(tǒng)的拉格朗日插值有更好的頻域特性。該設計方案已用VerilogHDL實現(xiàn)，并通過了綜合及時序驗證。 | |
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