| 從SignalTap II中獲取“最真實(shí)”的仿真測試向量程序示例 | |
| 所屬分類：源代碼 | |
| 上傳者：riple | |
| 文檔大小：3 K | |
| 標(biāo)簽： 開發(fā)工具 | |
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| 文檔介紹：在實(shí)際工作中，經(jīng)常會遇到這樣的情況：在硬件調(diào)試中采用SignalTap II反復(fù)多次編譯并最終捕獲到問題的原因時，才會發(fā)現(xiàn)，原來這個問題是邏輯問題，是可以在仿真環(huán)境下發(fā)現(xiàn)并快速解決的。先前沒能從仿真中發(fā)現(xiàn)這個問題，要 么是因?yàn)樯形椿螂y以創(chuàng)建對應(yīng)的測試向量，要么是因?yàn)榉抡姝h(huán)境下的測試向量與真實(shí)環(huán)境下的測試條件存在微小的差異。對于設(shè)計(jì)工程師來說，由于缺乏相應(yīng)的技術(shù) 能力、開發(fā)時間，甚至是耐心，我們不可能像驗(yàn)證工程師那樣對設(shè)計(jì)進(jìn)行全面的仿真驗(yàn)證；即使仿真驗(yàn)證很充分，在實(shí)際應(yīng)用中的測試也會發(fā)現(xiàn)仿真驗(yàn)證未曾發(fā)現(xiàn)的 問題。總之，在FPGA設(shè)計(jì)上板測試后，總會發(fā)現(xiàn)或多或少的邏輯bug,，這些bug對應(yīng)的仿真向量在已有的仿真驗(yàn)證環(huán)境中往往都被遺漏了。 ripl | |
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