臺灣創(chuàng)意電子（GUC）成功完成一款65納米高性能網(wǎng)絡交換處理器的設計，具有5000萬門級和400兆赫茲的運行速度。 創(chuàng)意電子使用Cadence Encounter數(shù)字實現(xiàn)系統(tǒng)設計出了大型、復雜的芯片，整體芯片設計時間實現(xiàn)了顯著的縮短。

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　　這些改進是通過Encounter數(shù)字實現(xiàn)系統(tǒng)一流的設計規(guī)劃－裝配、高度可預測的區(qū)塊時序閉合流程，以及端到端多處理能力包括Superthreaded布線得以實現(xiàn)的。 另外，在這一層次化設計中通過采用自頂向下的時序預算編制和使用動態(tài)時序建模技術的虛擬扁平方法學，創(chuàng)意電子獲得了良好的區(qū)塊級實現(xiàn)質(zhì)量，從而實現(xiàn)了一次迭代芯片集成成功。

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　　該65納米超高性能網(wǎng)絡交換處理器能夠在3GHz頻率進行傳輸，并含有一個10Gigabit的附加單元接口（XAUI）,可實現(xiàn)高速互操作。 這一5000萬門的設計被分割為18個區(qū)塊，最大的分區(qū)有1200萬門。 因為包含芯片級原型和預算/分割的周轉(zhuǎn)時間（TAT）可在一天內(nèi)完成，設計師們得以專注于解決設計問題，而不用再擔心工具的運行時間。 較早完成的時序、面積和擁塞預估加上最低限度的用戶干預，使創(chuàng)意電子得以更快、更容易預測的方式完成布局規(guī)劃。

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　　為了應對區(qū)塊級實現(xiàn)中的七個工藝拐角和兩種各不相同的約束模式，創(chuàng)意電子轉(zhuǎn)向使用Encounter數(shù)字實現(xiàn)系統(tǒng)的高性能區(qū)塊時序閉合流程。該流程使用流線型的軟件架構能在端對端區(qū)塊實現(xiàn)上獲得運行時間縮短，同時又能滿足苛刻的時序性能要求。 此外，創(chuàng)意電子還利用Cadence NanoRoute Router的superthreading能力，大幅縮短了該設計的布線運行時間。 Encounter數(shù)字實現(xiàn)系統(tǒng)中的集成式Encounter時序系統(tǒng)簽收能力，還在實現(xiàn)和簽收間減少了迭代次數(shù)，帶來了更容易預測的收斂。