文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.200028
中文引用格式： 折如義，李炳輝，姜佩賀. 三級流水線RISC-V處理器設計與驗證[J].電子技術應用，2020，46(5)：44-49.
英文引用格式： She Ruyi，Li Binghui，Jiang Peihe. Design and verification of RISC-V processor with three-stage pipeline[J]. Application of Electronic Technique，2020，46(5)：44-49.
0 引言
集成電路產業(yè)是國家戰(zhàn)略性產業(yè)，是推動信息產業(yè)發(fā)展的源泉和動力，而我國集成電路產業(yè)發(fā)展嚴重滯后[1]。在各行各業(yè)需求量與日俱增的處理器領域，ARM處理器在嵌入式領域占主導地，Intel x86架構處理器在桌面和服務器領域占據(jù)著壟斷地位[2]。RISC-V指令集是加州大學伯克利分校于2014年設計并發(fā)布的一款開源指令集架構[3]，具有免費開放、短小精悍、性能優(yōu)越三大特征，可以被任何學術機構或商業(yè)組織自由使用，能夠滿足從微控制器到超級計算機等各種應用的需求[4]。RISC-V的出現(xiàn)可能改變由ARM和Intel x86主導處理器架構的競爭格局[5]。
流水線是處理器設計最重要的環(huán)節(jié)之一，嚴重影響著處理器的運算速度和運算模塊的張度。早期的經典流水線是五級流水[6]，分別為取指、譯碼、執(zhí)行、訪存和寫回，流水線的長短不僅僅影響吞吐率而且影響面積開銷。現(xiàn)代的高性能處理器相比最早期的處理器往往具有更深級別的流水線。流水線的級數(shù)越多，流水線被切得越細，每一級流水線內容納的硬件邏輯越小，進而吞吐率性能更佳，這是流水線深度加深的正面意義[7]。但由于級數(shù)加深，會消耗更多的寄存器，帶來更多的面積開銷，同時對于分支預測失敗只能采取沖刷流水線的方法解決，浪費了處理器性能。因此，流水線的深度要根據(jù)不同的應用場景選擇，本設計采用三級流水線結構，以在兼顧處理器功能的前提下實現(xiàn)低功耗的設計目標。
基于以上背景，本研究在分析了RISC-V指令系統(tǒng)的基礎上，使用Verilog語言分別設計了RISC-V處理器的取值單元、譯碼單元和執(zhí)行單元，最終實現(xiàn)了一款基于RISC-V指令集的32位三級流水處理器，并使用RV32I整數(shù)運算指令集對處理器進行了仿真驗證，達到預定目標。
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作者信息:
折如義1，李炳輝2，姜佩賀2
(1.河套學院 理學院，內蒙古 巴彥淖爾015000；2.煙臺大學 光電信息科學技術學院，山東 煙臺264005)