從1960年代到2010年代，縮小晶體管的工程創新大約每兩年使單個計算機芯片上的晶體管數量增加一倍，摩爾定律引領了芯片速度和效率的持續提高。

　　10nm、7nm、5nm、3nm…這些逐漸縮小的芯片制程數字，正是全球電子產品整體性能不斷進化的核心驅動力。隨著制造更小的晶體管工程難度逐漸加劇，甚至無法解決，從而導致半導體行業的資本支出和人才成本以不可持續的速度增長。

　　國際商業戰略公司 （IBS） 首席執行官Handel Jones表示：“設計28nm芯片的平均成本為4000萬美元。相比之下，設計7nm芯片的成本為2.17億美元，設計5nm設備的成本為 4.16億美元，3nm設計更是將耗資高達5.9億美元。”

　　在先進工藝設計成本上，知名半導體技術研究機構Semiengingeering也統計了不同工藝下芯片所需費用，其中28nm節點上開發芯片只要5130萬美元投入，16nm節點需要1億美元，7nm節點需要2.97億美元，到了5nm節點，開發芯片的費用將達到5.42億美元，3nm節點的數據還沒有，大概是因為3nm現在還在研發階段，成本不好估算。但從這個趨勢來看，3nm芯片研發費用或將接近10億美元。

　　先進工藝設計成本 （圖源：Semiengingeering）

　　按照臺積電、三星的說法，預計在2022年進入3nm階段。可見，先進芯片的燒錢游戲正在加速。IBS數據顯示，3nm工藝開發將耗資40億至50億美元，而興建一條3nm產線的成本約為150-200億美元。這一數據也解釋了為什么臺積電此前宣布的3nm晶圓廠需要200億美元投資的原因。而三星為了進入3nm工藝，投的錢一點都不比臺積電少，單從這一點來看，很多的芯片制造企業就沒有這個實力。

　　的確，制程工藝的研發和生產成本逐代上漲，飆高的技術難度和研發成本將大多數芯片代工廠攔在半山腰。2018 年，因高昂的研發成本，當時排名世界第二的代工廠格羅方德被迫放棄7nm制程的研發。目前，全球唯有臺積電、三星、英特爾還在向峰頂沖刺。

　　在全球備戰3nm及更先進制程工藝節點之際，本文圍繞芯片設計和制造中的多個關鍵節點，來分析一下3nm芯片或先進制程芯片的成本究竟為何達到如此之高。

　　先進制程芯片成本為啥這么貴？

　　根據芯片的制造流程，可以分為主產業鏈和支撐產業鏈：主產業鏈包括芯片設計、制造和封測；支撐產業鏈包括IP、EDA、裝備和材料等。其中，高昂的成本主要由人力與研發費用、流片費用、IP和EDA工具授權費等幾部分組成。同時芯片制造環節涉及到的晶圓廠投資、晶圓制造以及相關設備成本也將會分攤到芯片整體成本之中。工藝制程越先進，成本更是隨之提高。

　　晶圓代工成本

　　根據CEST的模型，在5nm節點上構建的單個300mm晶圓的成本約為16988美元，在7nm節點上構建的類似晶圓成本為9346美元。可以看到，相同尺寸晶圓，5nm工藝節點相比7nm每片晶圓代工售價高7000多美元。

　　按節點計算2020年每個芯片的代工銷售價格（圖源：CSET）

　　從中可以推斷出，在3nm節點上構建的晶圓成本或將達到3萬美元左右，晶圓代工成本將進一步提高。

　　另一組數據也對此進行了印證，成本價格在很大程度上取決于芯片制程和晶圓尺寸的不同。IC Insights提供的數據顯示，每片0.5μ200mm晶圓代工收入（370美元）與≤20nm 300mm晶圓的代工收入（6050美元）之間相差超過16倍。即使同樣是在300mm晶圓尺寸下，≤20nm 相比28nm工藝，成本相差也達到一倍。

　　2018年主要技術節點和晶圓尺寸的每片晶圓代工收入（圖源：IC Insights）

　　可見，隨著工藝節點的提升，晶圓代工成本隨之大幅度提升。

　　此外，除了晶圓廠建設和代工費用，晶圓制造廠商的日常運營投入也不低（當然，此部分已經均攤到了代工成本里面）。

　　臺積電企業社會責任報告書中的數據顯示，2019年臺積電全球能源消耗量達到143.3億度，作為對比，2019年深圳市1343.88萬常住人口的全年居民用電為146.64億度。由此可見，臺積電一年消耗的電量有多么巨大。

　　而且，精度越高的工藝，或精度越高的光刻設備，所需電量還會成正比增長。據臺媒報道，以5nm為例，臺積電5nm芯片大規模量產之際，公司單位產品用電量相比2019年上漲了17.9%。

　　掩膜（Mask）成本

　　掩膜版又稱光罩、光掩膜等，是微電子制造過程中的圖形轉移工具或母版，其功能類似于傳統照相機的“底片”，根據客戶所需要的圖形，通過光刻制版工藝，將微米級和納米級的精細圖案刻制于掩膜版基板上，是承載圖形設計和工藝技術等內容的載體。

　　據IBS數據顯示，在16/14nm制程中，所用掩膜成本在500萬美元左右，到7nm制程時，掩膜成本迅速升至1500萬美元。

　　7nm制程中，掩膜成本大概為1500萬美元（圖源：IBS）

　　又從臺積電（IEDM 2019）了解到，從10nm到5nm，隨著EUV光刻技術的應用，掩膜使用數量有所減少，5nm與10nm制程中掩膜使用數量相差不多。

　　不同制程中的Mask數量（圖源：臺積電）

　　但是，在掩膜數量基本持平的情況下，更先進的制程工藝使得掩膜總成本提升，能側面反映出掩膜平均成本在不斷升高。

　　再反映到芯片成本上，每片CPU的掩膜成本等于掩膜總成本/總產量。如果總體產量小，芯片的成本會因為掩膜成本而較高；如果產量足夠大，比如每年出貨以億計，掩膜成本被巨大的產量分攤，可以使每塊CPU的掩膜成本大幅降低，使擁有“更貴的制程工藝+更大的產量”屬性的CPU，比“便宜的制程工藝+較小的產量”的CPU成本更低。

　　可以預見，到3nm時，掩膜成本預計將會再度攀升，進一步增加芯片成本。

　　EUV光刻機

　　光刻機作為芯片制造階段最核心的設備之一，負責“雕刻”電路圖案，其精度決定了制程的精度，其原理是把設計好的芯片圖案印在掩膜上，接著用激光光束穿過印著圖案的掩膜和光學鏡片，將芯片圖案曝光在帶有光刻膠涂層的硅片上，最終將掩膜上的圖案轉移到芯片光刻膠涂層上。

　　隨著工藝制程的發展，到7nm及更先進的技術節點時，需要波長更短的極紫外（EUV）光刻技術來實現更小的制程。荷蘭ASML是全球唯一有能力制造EUV光刻機的廠商。

　　臺積電在7nm+時引入了EUV設備，但層數相對有限；6nm增加了EUV層并優化了PDK（工藝設計工具包）；5nm具有完全EUV能力。隨著芯片面向3nm及更先進的工藝，芯片制造商將需要一種高數值孔徑EUV（high-NA EUV）的EUV光刻新技術。據ASML財報顯示，他們正在研發采用high-NA技術的下一代EUV光刻機，有更高的數值孔徑、分辨率和覆蓋能力，較當前的EUV光刻機將提高70%。

　　但EUV光刻機的價格一直以來十分昂貴，2018年，中芯國際和ASML簽訂了訂購協議，以1.2億美元的價格訂購了一臺EUV光刻機。這一價格與PHOTRONICS披露的EUV光刻機價格基本吻合。

　　設備成本（圖源：PHOTRONICS）

　　從ASML最新公布的2021年第二季度財報來看，截止2021年7月4日，ASML今年出貨EUV光刻機16臺，銷售額達到24.561億歐元，平均每臺EUV光刻機價格高達1.535億歐元。

　　ASML 2021年Q2財報（圖源：ASML）

　　再結合ASML歷年（2018/2019/2020三年）財報數據，能夠看到ASML的EUV光刻機單從1.045億歐元到1.44億歐元，價格逐年攀升。

　　ASML 近三年財報（圖源：ASML）

　　一臺EUV光刻機售價超過1億美元，而且還相當不好買。ASML每推出一代EUV光刻機，新設備的生產能力在穩步提升，但價格自然更高。據披露，ASML第二代EUV光刻機將會是NXE:5000系列，進一步提高光刻精度，原計劃2023年問世，現推遲到2025-2026年，而價格預計將突破3億美元。

　　當然，除了價格最貴的EUV光刻機之外，沉積、刻蝕、清洗、封裝等環節所采用的設備和材料也價格不菲，且成本都在隨著工藝制程向前發展不斷提高。

　　研發&人力成本

　　先進制程不僅需要巨額的建設成本，高昂的研發和人力費用也提高了設計企業的門檻。

　　芯片設計包含電路設計、版圖設計和光罩制作等，需要考慮多方面因素和知識結構。以大家較為熟悉的5G SoC為例，行業廠商能夠集成自研的獨立AI處理單元APU，多模通訊基帶、相機ISP、各種控制開關、微核等多個自研模塊。這部分成本很難具體估算，屬于長期的研發成果，但投入力度從人力成本中可見一斑。

　　人力成本是研發成本的重要部分，項目開發效率和質量與工程師數量和水平相關，國內資深芯片設計工程師年薪一般在50-100萬元之間。據了解，賽靈思在研發代號Everest的7nm工藝的FPGA芯片時提到，費時4年，動用了1500名工程師才開發成功，項目耗資超過10億美元。FPGA芯片已經如此，更復雜的高端CPU、GPU芯片所需要的投資更是巨額數字，英偉達開發Xavier動用了2000個工程師，開發費用已達20億美金。

　　芯片的開發成本取決于芯片尺寸、芯片類型等，有業內人士表示，最昂貴的設計（例如某些高端 CPU）比IBS提供的數據要高，但其他設計（例如某些ASIC）則要比IBS數據低得多。綜合來看，隨著芯片設計種類和形態千差萬別，且正在不斷發生變化，難以預測其具體成本。

　　另一方面，晶體管架構轉向GAA，也在增加芯片成本。

　　當前隨著深寬比不斷拉高，FinFET逼近物理極限，為了制造出密度更高的芯片，環繞式柵極晶體管（GAAFET）成為新的技術選擇。因此，晶體管結構從FinFET走向GAA，成為摩爾定律續命的關鍵。

　　三星、臺積電、英特爾均引入GAA技術的研究，其中三星已經先一步將GAA用于3nm芯片設計。然而GAA當下還面臨包括n/p不平衡、底部板的有效性、內部間隔、柵極長度控制和器件覆蓋等在內的各種挑戰。

　　在科技變革的過程中，新的技術需要更多時間來開發，在各環節需要新的技術和設備，這一切都在加大芯片開發的成本。

　　EDA成本

　　EDA涵蓋了集成電路設計、驗證和仿真等所有流程，芯片的用途、規格、特性、制成工藝幾乎全都在這個階段完成。利用EDA工具可設計得到極其復雜的電路圖，從而制造出功能強大的芯片。

　　根據ESD Alliance數據顯示，2020年EDA全球市場規模114.67億美元，相對于幾千億美元的芯片市場來說占比較小，但EDA對芯片設計的效率和成本都起著至關重要的作用。

　　EDA是一個市場規模雖然小但技術流程很長的產業，需要種類繁多的軟硬件工具相互配合從而形成工具鏈，以EDA巨頭Synopsys為例，其完整覆蓋芯片全設計流程的工具鏈號稱有500多種。從Synopsys和Cadence的財報來看，2020年營收分別為36.9、26.8億美元，兩家公司每年花費在研發上的投入達到35%以上，Synopsys的研發費用更是達到驚人的十億美金級別，EDA 軟件的研發成本正在加速提升。

　　Synopsys 2021年Q2財報（圖源：Synopsys）

　　根據Synopsys 最新財報來數據，2021年第二季度營收10.243億美元，半導體和系統設計，包括EDA工具、IP產品、系統集成解決方案和相關服務；軟件完整性，包括用于軟件開發的安全和質量解決方案等。EDA營收達到5.876億美元，占比在57%左右。

　　Synopsys財報數據（圖源：Synopsys）

　　據網上數據，20人的研發團隊設計一款芯片所需要的EDA工具采購費用在100萬美元／年（包括EDA和LPDDR等IP購買成本）。從EDA的行業屬性及高昂的研發投入能夠預測，待到3nm制程時，EDA工具授權費自然更是不菲。

　　IP授權成本

　　半導體IP是指在集成電路設計中那些已驗證、可復用、具有某種確定功能和自主知識產權功能的設計模塊，芯片公司可以通過購買IP實現某個特定功能（例如ARM的Cortex系列CPU、Mali系列GPU IP授權等，其他小的模塊也要購買，如音視頻編解碼器、DSP、NPU…等），這種類似“搭積木”的開發模式可大大縮短芯片的開發周期，在降低芯片設計難度的同時提高性能和可靠性。

　　芯片設計主要由于芯片核心的底層架構（知識產權和技術壁壘）被掌握在少數廠商手中，專利費可能達到設計成本的50%以上。據了解，ARM在過去通常要求客戶選擇一種特定的芯片設計方案，并預先為其支付授權許可費。這種模式一般都需要廠商一次性花費數百萬美元才能被允許使用（具體金額取決于所授權技術的復雜程度，通常在100萬美元到1000萬美元之間），同時在芯片投產之后再以芯片最終售價的1%-3%向IP廠商支付版稅。

　　另一方面，根據Synopsys和Cadence業績數據，Synopsys公司IP和系統集成部份營收占比從2017年的28%提升至2020年的33%，達到1202.6萬美元；Cadence公司IP部分占比從2016年的11%提升至2020年的 14%。

　　2017-2020年Synopsys營收拆分（單位：百萬美元）

　　可見，IP作為技術含量最高的價值節點，隨著芯片制程越來越先進，芯片價格的提升，IP研發難度和授權費用也將隨之升高。

　　寫在最后

　　上述種種因素和環節疊加之下，先進制程的芯片成本自然是居高不下。

　　筆者做不到對3nm或任何工藝節點的成本價格進行精確推算和預測，只是在能夠搜集到有限的數據基礎上得出盡可能客觀的觀點。同時希望大家能夠基于此，更好的理解先進工藝對芯片成本帶來巨大提升的原因所在。

　　當前，隨著半導體制程的不斷發展，摩爾定律的推進節奏逐漸趨緩，芯片成本問題成為阻礙先進制程發展的重要因素，但成本又絕不會是其根本原因。說到底，錢終歸只是輔助作用。

　　FinFET技術發明人胡正明教授曾說過，半導體行業大約每隔20年就會有新的危機出現。20年前，大家一度非常悲觀，看不清如何才能將芯片性能做得更好、功耗更低且控制住成本。

　　如今，半導體行業或是又來到了20年周期的危機循環節點，延續摩爾定律的生命力需要的是創新技術和設備的突破。當先進制程走到3nm、2nm、1nm后，未來半導體行業的發展，路又在何方？