基于FPGA的高速模數(shù)轉(zhuǎn)換器評(píng)估系統(tǒng)
電子技術(shù)應(yīng)用
陳旻琦，鄧嵐清，楊琳韻
中科芯集成電路有限公司，江蘇 無(wú)錫 214000
摘要： 設(shè)計(jì)并驗(yàn)證了一種基于現(xiàn)場(chǎng)可編程邏輯陣列（FPGA）的高速模數(shù)轉(zhuǎn)換器（ADC）評(píng)估系統(tǒng)。基于FPGA設(shè)計(jì)了底層邏輯，根據(jù)不同的測(cè)試指標(biāo)控制ADC的信號(hào)采集和數(shù)據(jù)轉(zhuǎn)換，將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)據(jù)存儲(chǔ)到FPGA的分布式存儲(chǔ)器（Block RAM）中，通過(guò)用戶數(shù)據(jù)報(bào)協(xié)議（UDP）將數(shù)據(jù)傳輸?shù)诫娔X端的基于MATLAB開(kāi)發(fā)的上位機(jī)，由電腦中央處理器（CPU）負(fù)責(zé)處理計(jì)算數(shù)據(jù)并輸出測(cè)試結(jié)果到用戶界面上。以一款16位、采樣率100 MS/s的ADC為例，以該評(píng)估系統(tǒng)對(duì)ADC的各項(xiàng)參數(shù)指標(biāo)進(jìn)行測(cè)試和分析。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)可以實(shí)現(xiàn)高速、高精度ADC的測(cè)試和評(píng)估。
中圖分類號(hào)：TN709 文獻(xiàn)標(biāo)志碼：A DOI: 10.16157/j.issn.0258-7998.234033
中文引用格式： 陳旻琦，鄧嵐清，楊琳韻. 基于FPGA的高速模數(shù)轉(zhuǎn)換器評(píng)估系統(tǒng)[J]. 電子技術(shù)應(yīng)用，2024，50(2)：96-101.
英文引用格式： Chen Minqi，Deng Lanqing，Yang Linyun. Evaluation system of high-speed anolog to digital converter based on FPGA[J]. Application of Electronic Technique，2024，50(2)：96-101.
中文引用格式： 陳旻琦，鄧嵐清，楊琳韻. 基于FPGA的高速模數(shù)轉(zhuǎn)換器評(píng)估系統(tǒng)[J]. 電子技術(shù)應(yīng)用，2024，50(2)：96-101.
英文引用格式： Chen Minqi，Deng Lanqing，Yang Linyun. Evaluation system of high-speed anolog to digital converter based on FPGA[J]. Application of Electronic Technique，2024，50(2)：96-101.
Evaluation system of high-speed anolog to digital converter based on FPGA
Chen Minqi，Deng Lanqing，Yang Linyun
China Key System & Integrated Circuit Corporation， Wuxi 214000， China
Abstract： A high speed anolog to digital converter (ADC) evaluation system based on field programmable logic array (FPGA) is designed and implemented. The logic codes are designed based on the FPGA, and the signal sampling and data transmission of ADC are controlled according to different test modes. The analog input signal is converted into digital data stored in the FPGA block RAMs, and transmitted through the user datagram protocol (UDP) to the upper computer designed in MATLAB, which processes the calculated data and output the test results to user. The parameters of a 16-bit ADC with a sampling rate of 100 MS/s are calculated and analyzed in the system. Experimental results show that this system can achieve high speed and high precision ADCs testing and evaluation.
Key words : FPGA；ADC；upper computer；MATLAB；Ethernet
引言
在通信與信息系統(tǒng)中，處理器對(duì)信號(hào)進(jìn)行計(jì)算和處理，達(dá)成系統(tǒng)設(shè)計(jì)的功能。目前多數(shù)的電子計(jì)算機(jī)器基于二進(jìn)制工作，以數(shù)字運(yùn)算的方式對(duì)信息進(jìn)行處理。在自然界中的信號(hào)是連續(xù)的模擬量，這意味著要處理模擬信號(hào)要對(duì)模擬量進(jìn)行量化，轉(zhuǎn)換為電子計(jì)算機(jī)可以處理的數(shù)字信息[1]。將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)的電路稱為模數(shù)轉(zhuǎn)換器（ADC）。根據(jù)奈奎斯特定律[2]，ADC轉(zhuǎn)換信號(hào)的速率越快，可以轉(zhuǎn)換的信號(hào)頻率越高，因此，高速ADC廣泛應(yīng)用于射頻、通信、雷達(dá)、電子戰(zhàn)等高頻信號(hào)場(chǎng)景，對(duì)高速ADC的測(cè)試和評(píng)估在工程應(yīng)用中尤為重要。
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作者信息：
陳旻琦，鄧嵐清，楊琳韻
中科芯集成電路有限公司，江蘇 無(wú)錫 214000
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