基于FPGA的新型浮點(diǎn)FFT處理器設(shè)計
《電子技術(shù)應(yīng)用》2008年第5期
范 展，梁國龍，劉 洋
摘要： 針對現(xiàn)有FFT算法結(jié)構(gòu)復(fù)雜、難以并行擴(kuò)展的問題，提出了一種改進(jìn)的FFT算法，在此基礎(chǔ)上設(shè)計了一種基于浮點(diǎn)運(yùn)算的FFT處理器，并進(jìn)行了仿真驗證。結(jié)果表明，新算法大大簡化了系統(tǒng)結(jié)構(gòu)，減少了系統(tǒng)的硬件開銷，非常容易并行實(shí)現(xiàn)，且顯著提高了運(yùn)算效率，完成一次N點(diǎn)的FFT運(yùn)算只需要N/2個時鐘，完全滿足實(shí)時信號處理的要求。
Abstract：
Key words :
摘 要：針對現(xiàn)有FFT" title="FFT">FFT算法結(jié)構(gòu)復(fù)雜、難以并行擴(kuò)展的問題，提出了一種改進(jìn)的FFT算法，在此基礎(chǔ)上設(shè)計了一種基于浮點(diǎn)運(yùn)算的FFT處理器，并進(jìn)行了仿真驗證。結(jié)果表明，新算法大大簡化了系統(tǒng)結(jié)構(gòu)，減少了系統(tǒng)的硬件開銷，非常容易并行實(shí)現(xiàn)，且顯著提高了運(yùn)算效率，完成一次N點(diǎn)的FFT運(yùn)算只需要N/2個時鐘，完全滿足實(shí)時信號處理的要求。
關(guān)鍵詞：改進(jìn)的FFT算法；浮點(diǎn)運(yùn)算；實(shí)時信號處理
此內(nèi)容為AET網(wǎng)站原創(chuàng)，未經(jīng)授權(quán)禁止轉(zhuǎn)載。