| 基于FPGA的晶圓級(jí)芯片封裝圖像序列配準(zhǔn)方法的設(shè)計(jì)與實(shí)現(xiàn)* | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：wwei | |
| 文檔大小：4675 K | |
| 標(biāo)簽： 晶圓級(jí)芯片封裝 圖像配準(zhǔn) FPGA | |
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| 文檔介紹：針對(duì)未切割晶圓進(jìn)行封裝后的晶圓級(jí)芯片封裝（WLCSP），12英寸晶圓以1 μm物理分辨率進(jìn)行自動(dòng)光學(xué)檢測(cè)（AOI）面臨大幅面、高質(zhì)量成像和成像速度的技術(shù)挑戰(zhàn)。晶圓全局圖像需由多幅掃描生成的局部圖像序列拼接而成，為實(shí)現(xiàn)圖像序列的高質(zhì)量、高速配準(zhǔn)，在FPGA中采用OpenCL實(shí)現(xiàn)相位相關(guān)法進(jìn)行四鄰域棋盤(pán)配準(zhǔn)。首先在構(gòu)建二維FFT和互功率譜函數(shù)內(nèi)核的基礎(chǔ)上，采用雙端口緩存和行緩存的設(shè)備全局內(nèi)存對(duì)計(jì)算過(guò)程的頻譜數(shù)據(jù)進(jìn)行復(fù)用并應(yīng)用內(nèi)核通道級(jí)聯(lián)提高配準(zhǔn)速度，基于最小生成樹(shù)優(yōu)化配準(zhǔn)結(jié)果降低全局圖像坐標(biāo)計(jì)算的累積誤差，并經(jīng)實(shí)際掃描圖像驗(yàn)證配準(zhǔn)算法及加速性能。 | |
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