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三路帶通混疊信號(hào)數(shù)字接收機(jī)設(shè)計(jì)[通信與網(wǎng)絡(luò)][通信網(wǎng)絡(luò)]

為解決三路帶通信號(hào)混疊問(wèn)題，提出了一種延時(shí)可調(diào)的三階帶通采樣結(jié)構(gòu)，通過(guò)設(shè)計(jì)數(shù)字抗混疊濾波器，可實(shí)現(xiàn)對(duì)三路帶通信號(hào)的無(wú)混疊接收。給出了仿真實(shí)現(xiàn)結(jié)果，并對(duì)信號(hào)進(jìn)行重構(gòu)，分析了抗混疊性能，三路帶通信號(hào)經(jīng)過(guò)抗混疊濾波器后，信號(hào)輸出信噪比可在28 dB以上。該方法解決了帶通采樣中多信號(hào)混疊問(wèn)題，增加了采樣頻率選擇范圍，可以減少硬件負(fù)擔(dān)，提高了軟件無(wú)線電的靈活性。

發(fā)表于：8/17/2019 3:18:00 PM

基于近場(chǎng)測(cè)試的自參考算法[測(cè)試測(cè)量][工業(yè)自動(dòng)化]

對(duì)于集成度高的天線，必須采用一定的算法才能實(shí)現(xiàn)對(duì)各個(gè)通道的幅度和相位信息準(zhǔn)確有效的檢測(cè)，而現(xiàn)有常見(jiàn)的算法（包括近場(chǎng)校準(zhǔn)、FFT算法等）都需要獲得相位信息，因此需要天線對(duì)測(cè)試提供參考通道。這與天線高集成度相悖，也對(duì)天線的設(shè)計(jì)，特別是共形天線的設(shè)計(jì)提出了更高要求。為解決傳統(tǒng)算法依賴參考通道提供參考相位的問(wèn)題，并針對(duì)高集成度天線常用的近場(chǎng)掃描測(cè)試系統(tǒng)，設(shè)計(jì)了自參考算法的解決方案并進(jìn)行驗(yàn)證。試驗(yàn)表明，采用自參考測(cè)試算法進(jìn)行近場(chǎng)測(cè)試的測(cè)試結(jié)果與傳統(tǒng)帶獨(dú)立參考通道的近場(chǎng)測(cè)量系統(tǒng)測(cè)試結(jié)果高度吻合。此外，采用自參考測(cè)試算法，不需要單獨(dú)的參考通道，適用于高集成一體化天線的近場(chǎng)測(cè)試，對(duì)于已裝機(jī)的天線現(xiàn)場(chǎng)測(cè)試排故具有重要意義。

發(fā)表于：8/17/2019 2:58:00 PM

高壓電力廊道巡檢機(jī)器人控制系統(tǒng)研究[電源技術(shù)][工業(yè)自動(dòng)化]

定期巡檢是保障高壓電力廊道正常生產(chǎn)、安全運(yùn)行的重要工作。針對(duì)電力廊道空間大、內(nèi)部環(huán)境復(fù)雜、空氣濕度大以及含可燃性氣體的問(wèn)題，設(shè)計(jì)了一種多傳感器、可遠(yuǎn)程操控的智能巡檢機(jī)器人，克服了時(shí)間和環(huán)境的約束，保障了巡檢結(jié)果的準(zhǔn)確性。經(jīng)測(cè)試表明，該巡檢機(jī)器人既可以完成巡檢任務(wù)，還具有適應(yīng)性強(qiáng)、可靠性高、控制靈活且抗干擾性高等優(yōu)點(diǎn)。

發(fā)表于：8/16/2019 11:22:00 AM

單兵便攜式水下綜合信息系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)[測(cè)試測(cè)量][其他]

針對(duì)蛙人特種部隊(duì)、潛水員等水下作戰(zhàn)、作業(yè)需求，研發(fā)了小型化、一體化、數(shù)字化、模塊化、低功耗、便攜式的綜合信息系統(tǒng)。該系統(tǒng)集定位導(dǎo)航、水下通信、探測(cè)成像等功能于一體，可有效解決單兵水下面臨的看、聽(tīng)、說(shuō)、行等難題，在軍用和民用方面都具有廣闊應(yīng)用前景。

發(fā)表于：8/16/2019 11:14:00 AM

慣性導(dǎo)航系統(tǒng)中浮點(diǎn)計(jì)算加速單元設(shè)計(jì)[模擬設(shè)計(jì)][汽車電子]

石英振梁加速度計(jì)采用頻率輸出的形式表示加速度，在慣性導(dǎo)航系統(tǒng)中，需要將頻率值轉(zhuǎn)換為加速度值，再進(jìn)行姿態(tài)解算。采用軟件方法進(jìn)行浮點(diǎn)計(jì)算，需要耗費(fèi)CPU大量的計(jì)算能力。為了優(yōu)化頻率轉(zhuǎn)換的計(jì)算速度，設(shè)計(jì)一種面向頻率轉(zhuǎn)換應(yīng)用的浮點(diǎn)計(jì)算加速單元，并基于FPGA進(jìn)行了實(shí)現(xiàn)與驗(yàn)證。結(jié)果表明，系統(tǒng)從數(shù)據(jù)采樣到頻率轉(zhuǎn)換，然后將頻率值轉(zhuǎn)換成加速度進(jìn)行姿態(tài)解算，陀螺儀測(cè)得的角速度進(jìn)行積分，最后完成數(shù)據(jù)融合，使用本文設(shè)計(jì)的浮點(diǎn)加速單元來(lái)實(shí)現(xiàn)頻率轉(zhuǎn)換，速度提高了2倍。

發(fā)表于：8/15/2019 11:34:00 AM

基于Kogge-Stone加法器改進(jìn)的雙域模乘器[模擬設(shè)計(jì)][其他]

模乘作為橢圓曲線公鑰密碼算法的核心運(yùn)算，調(diào)用頻率最高，提高其運(yùn)算速度對(duì)于提高橢圓曲線密碼處理器的性能具有重要意義。基于Kogge-Stone加法結(jié)構(gòu)，結(jié)合可重構(gòu)技術(shù)，實(shí)現(xiàn)一種能夠同時(shí)支持素?cái)?shù)域GF(p)和二元域GF(2m)上模乘運(yùn)算的雙域模乘器，并對(duì)模塊進(jìn)行合理復(fù)用，節(jié)省硬件資源。用Verilog VHDL語(yǔ)言對(duì)該模乘器進(jìn)行RTL級(jí)描述，并采用0.18 μm CMOS工藝標(biāo)準(zhǔn)單元庫(kù)進(jìn)行邏輯綜合。實(shí)驗(yàn)結(jié)果表明，該雙域模乘器的最大時(shí)鐘頻率為476 MHz，占用硬件資源66 518 gates，實(shí)現(xiàn)256位的模乘運(yùn)算僅需0.27 μs。

發(fā)表于：8/15/2019 11:07:00 AM

一種基于可變相位累加器的全數(shù)字鎖相環(huán)[EDA與制造][工業(yè)自動(dòng)化]

提出了一種具有可變相位累加器電路結(jié)構(gòu)的新型全數(shù)字鎖相環(huán)。采用EDA技術(shù)完成了對(duì)該系統(tǒng)的設(shè)計(jì)，利用ModelSim軟件對(duì)所設(shè)計(jì)的電路進(jìn)行了系統(tǒng)仿真實(shí)驗(yàn)，并進(jìn)行了硬件實(shí)驗(yàn)驗(yàn)證。實(shí)驗(yàn)結(jié)果表明，含有可變相位累加器構(gòu)成的全數(shù)字鎖相環(huán)可拓展系統(tǒng)環(huán)路的鎖相范圍，提高鎖相頻率，降低系統(tǒng)總功耗，并且不會(huì)增加FPGA芯片內(nèi)部的邏輯資源。由于該鎖相環(huán)內(nèi)部信號(hào)的傳遞是并行傳輸，故可大大提高系統(tǒng)的鎖相速度。該鎖相環(huán)能夠作為功能模塊嵌入進(jìn)電子系統(tǒng)芯片中，可廣泛應(yīng)用于通信、電子測(cè)量和自動(dòng)控制等領(lǐng)域。

發(fā)表于：8/14/2019 4:08:00 PM

基于APD的2.5D封裝中介層自動(dòng)化設(shè)計(jì)[EDA與制造][工業(yè)自動(dòng)化]

由于高帶寬存儲(chǔ)器（High Bandwidth Memory，HBM）的高帶寬特性，在2.5D封裝中介層（Interposer）的版圖設(shè)計(jì)過(guò)程中存在大量HBM接口的連線需要手動(dòng)完成。介紹了如何使用SKILL語(yǔ)言在Allegro封裝設(shè)計(jì)工具 (Allegro Package Design，APD) 中實(shí)現(xiàn)HBM接口的自動(dòng)布線，將原來(lái)的手動(dòng)布線時(shí)間從2周縮短到10 min，大大壓縮設(shè)計(jì)周期。

發(fā)表于：8/14/2019 3:58:00 PM

行為級(jí)模型功能比對(duì)驗(yàn)證的自動(dòng)方法學(xué)[模擬設(shè)計(jì)][其他]

在混合信號(hào)芯片設(shè)計(jì)領(lǐng)域，Verilog/Systemverilog/VHDL等行為級(jí)模型被廣泛應(yīng)用于描述模擬和混合信號(hào)模塊的電路特性，用以幫助實(shí)現(xiàn)更快速全面的全芯片功能驗(yàn)證。為了保證正確、有效和全面的全芯片功能驗(yàn)證，電路模塊的行為級(jí)模型和晶體管級(jí)設(shè)計(jì)之間的功能比對(duì)驗(yàn)證(Behavior vs.Schematic，BVS)非常關(guān)鍵。在此之前，利用現(xiàn)有的EDA工具，只能進(jìn)行邏輯狀態(tài)的BVS矢量檢查，而不能進(jìn)行實(shí)數(shù)類型的矢量檢查。為了更好地描述模擬和混合信號(hào)模塊的行為特性，采用了Wreal模型和SV-UDT(Systemverilog-User Defined Type), 因此對(duì)EDA工具提出了新的要求，需要其支持實(shí)數(shù)類型的矢量檢查。本文描述了一種行為級(jí)模型功能比對(duì)驗(yàn)證的自動(dòng)方法學(xué)，基于Cadence XPS仿真器的矢量檢查功能，可以同時(shí)實(shí)現(xiàn)邏輯狀態(tài)和實(shí)數(shù)類型的自動(dòng)比對(duì)檢查。實(shí)數(shù)類型矢量檢查是向EDA供應(yīng)商Cadence提出的一種新的概念和需求，且已經(jīng)在XPS仿真器中成功實(shí)現(xiàn)。

發(fā)表于：8/13/2019 2:51:00 PM

基于硬件加速器的高性能芯片仿真與驗(yàn)證[可編程邏輯][通信網(wǎng)絡(luò)]

展示了一款高性能無(wú)線局域網(wǎng)芯片采用硬件仿真加速器進(jìn)行全芯片仿真與驗(yàn)證的工作。該芯片采用了4發(fā)4收多天線、256QAM等技術(shù)，最高可以實(shí)現(xiàn)1.2 Gb/s的數(shù)據(jù)吞吐率。由于該芯片設(shè)計(jì)復(fù)雜，規(guī)模龐大，只使用傳統(tǒng)的軟件模擬和FPGA仿真難以實(shí)現(xiàn)芯片錯(cuò)誤的快速定位與解決。在此情況下，使用硬件仿真加速器Palladium XP提供的全電路仿真方式(In-Circuit Emulation mode，ICE mode)成為了更為有效的方式。在實(shí)際應(yīng)用中一個(gè)1 000幀的測(cè)試用例可以在20 min內(nèi)完成，相比傳統(tǒng)的軟件模擬提高了400倍以上的效率，相比FPGA原型系統(tǒng)驗(yàn)證則能夠提供所有所需要的波形供下載分析。該方法大大加快了復(fù)雜芯片的設(shè)計(jì)效率。

發(fā)表于：8/13/2019 11:56:00 AM