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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設(shè)備可以在那里重新編程。

入門：FPGA編程三大范例

　　現(xiàn)如今，即使軟件程序可自動轉(zhuǎn)換（或綜合）為硬件，但要實(shí)現(xiàn)可接受的結(jié)果質(zhì)量（QoR），仍需要額外工作（例如，重寫軟件）以幫助 HLS 工具實(shí)現(xiàn)期望的性能目標(biāo)。為此，您需要了解正確編寫軟件的最佳實(shí)踐，以確保在 FPGA 器件上正常執(zhí)行軟件。在接下來的幾個章節(jié)內(nèi)，將著重探討如何首先識別部分宏觀級別架構(gòu)最優(yōu)化以明確程序結(jié)構(gòu)，然后聚焦更細(xì)化的微觀級別架構(gòu)最優(yōu)化來實(shí)現(xiàn)性能目標(biāo)。

發(fā)表于：10/25/2022

編程FPGA的軟件棧演進(jìn)技術(shù)解析

　　在收購之前的2014年，Altera的19億美元收入中，有16%來自于與數(shù)據(jù)中心相關(guān)的計(jì)算、網(wǎng)絡(luò)和存儲業(yè)務(wù)，其總值達(dá)到3.04億美元。那些在這個領(lǐng)域深耕十幾二十年的通信和無線設(shè)備系統(tǒng)制造商想要有更高的能源效率，更低的成本和更高的擴(kuò)展性，這些都是FPGA所擅長的領(lǐng)域。

發(fā)表于：10/24/2022

掃盲：復(fù)位信號如何影響FPGA資源利用率

　　在數(shù)字系統(tǒng)設(shè)計(jì)中，我們傳統(tǒng)上都認(rèn)為，應(yīng)該對所有的觸發(fā)器設(shè)置一個主復(fù)位，這樣將大大方便后續(xù)的測試工作。所以，在所有的程序中，我往往都在端口定義中使用同一個reset信號（其實(shí)好多時候根本就沒有用到）。所以，當(dāng)看到文檔中提到，“不建議在FPGA設(shè)計(jì)中使用全局復(fù)位，或者說應(yīng)該努力避免這種設(shè)計(jì)方式”時，許多設(shè)計(jì)人員（包括我）都會覺得非常難以理解，這種設(shè)計(jì)思想跟我們通常的認(rèn)識是相沖突的！

發(fā)表于：10/24/2022

教程：基于FPGA圖像處理的視頻流實(shí)時處理系統(tǒng)

　　本設(shè)計(jì)針對低照度高動態(tài)情況下，單幀圖像曝光不足導(dǎo)致的圖像噪聲大、色彩失準(zhǔn)等問題，在傳統(tǒng)的 HDR 多幀融合（Frames Merging）方法上，采用層次化的圖像配準(zhǔn)（Image Alignment）方案、自適應(yīng)白平衡（White Balance）與色調(diào)映射（Tone Mapping）策略，在降低圖像噪聲、真實(shí)還原景物色彩的基礎(chǔ)上，極大抑制了多幀融合時常見的運(yùn)動偽影（MoTIon ArTIfact）現(xiàn)象。本設(shè)計(jì)采用 FPGA 進(jìn) 行圖像處理加速后，可以實(shí)現(xiàn)視頻流的實(shí)時處理，視頻流經(jīng)過攝像頭輸入后，由 FPGA 進(jìn)行處理并以較低的時延經(jīng) HDMI 信號輸出。

發(fā)表于：10/24/2022

教程：基于FPGA的IDELAY2/ODELAY2

　　IO 靈活性是FPGA 最大的優(yōu)點(diǎn)之一。如果我們設(shè)計(jì)的 PCB 信號走線不完美，IO的靈活性使我們能夠?qū)R進(jìn)入設(shè)備的高速數(shù)據(jù)，幫助我們擺脫困境。

發(fā)表于：10/24/2022

教程：SDRAM存儲控制器的設(shè)計(jì)與實(shí)現(xiàn)

　　本例將介紹SDRAM的使用。SDRAM是一個存儲器件，存儲容量大，存儲速度比較快，速度可達(dá)100M，特別適合用來當(dāng)做視頻或者音頻中的存儲器件。

發(fā)表于：10/24/2022

教程：如何利用FPGA硬件并行的優(yōu)勢設(shè)計(jì)高速高精度聲源定位系統(tǒng)

　　頻繁雜亂的鳴笛聲，不但給周邊居民的生活質(zhì)量造成很大影響，而且增加了駕駛員的疲勞，影響行駛安全，并使乘客和行人在出行時倍感煩躁不安。在大多數(shù)城市的道路上，時常出現(xiàn)禁止鳴笛的標(biāo)志，然而并不是所有人都能自覺地遵守規(guī)則，對鳴笛之人進(jìn)行適當(dāng)?shù)奶幜P是確保這項(xiàng)規(guī)定能夠順利實(shí)施的必要舉措。　　我們決定利用麥克風(fēng)陣列獲取聲音信號，使用 FPGA 技術(shù)計(jì)算聲音的位置，使用 OPENMV 實(shí)現(xiàn)圖像的抓拍，最終實(shí)現(xiàn)對鳴笛車輛的準(zhǔn)確定位。

發(fā)表于：10/24/2022

入門：FPGA基礎(chǔ)知識

　　FPGA全稱是Field-Programmable Gate Array，即現(xiàn)場可編程門陣列。

發(fā)表于：10/24/2022

入門：FPGA、CPLD工作原理與簡介

　　可編程邏輯器件（Programmable Logic Device，PLD）起源于20世紀(jì)70年代，是在專用集成電路（ASIC）的基礎(chǔ)上發(fā)展起來的一種新型邏輯器件，是當(dāng)今數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件平臺，其主要特點(diǎn)就是完全由用戶通過軟件進(jìn)行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。在修改和升級PLD時，不需額外地改變PCB電路板，只是在計(jì)算機(jī)上修改和更新程序，使硬件設(shè)計(jì)工作成為軟件開發(fā)工作，縮短了系統(tǒng)設(shè)計(jì)的周期，提高了實(shí)現(xiàn)的靈活性并降低了成本，因此獲得了廣大硬件工程師的青睞，形成了巨大的PLD產(chǎn)業(yè)規(guī)模。

發(fā)表于：10/24/2022

教程：基于FPGA實(shí)現(xiàn)多路UART/SPI通信系統(tǒng)

　　本次的設(shè)計(jì)為多路UART/SPI通信系統(tǒng)，可以實(shí)現(xiàn)一對多的通信。系統(tǒng)可以運(yùn)行在UART模式，也可以運(yùn)行在SPI模式。我選擇這一課題的原因主要是目前我所在的實(shí)驗(yàn)室需要寫基于UART的快速通信。這一課題既可以幫助我鞏固之前學(xué)習(xí)的知識，又可以為我后面的項(xiàng)目做準(zhǔn)備。在完成課題的過程中，主要用到了FPGA狀態(tài)機(jī)、總線等方面的知識。這一課題可以應(yīng)用在需要高速異步串行或同步串行通信的應(yīng)用場合，如實(shí)時控制、監(jiān)測等。

發(fā)表于：10/24/2022

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