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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場(chǎng)可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無(wú)需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問題，設(shè)備可以在那里重新編程。

基于狀態(tài)機(jī)的圖像信息提取的FPGA設(shè)計(jì)及仿真分析

現(xiàn)場(chǎng)可編程邏輯門陣列（FPGA）應(yīng)用于圖像處理時(shí)，需要對(duì)數(shù)據(jù)中的圖像信息進(jìn)行準(zhǔn)確的提取。設(shè)計(jì)中，F(xiàn)PGA中解壓縮功能需要對(duì)壓縮數(shù)據(jù)中的圖像信息進(jìn)行提取。根據(jù)壓縮格式，設(shè)計(jì)了一種基于狀態(tài)機(jī)的圖像信息提取模塊，并且在XST（Xilinx官方綜合工具）以及Synplify pro兩個(gè)綜合環(huán)境下進(jìn)行了仿真驗(yàn)證。通過對(duì)比仿真結(jié)果的差異，嘗試分析設(shè)計(jì)的寄存器傳輸級(jí)視圖（RTL視圖），并找出了影響狀態(tài)機(jī)工作的關(guān)鍵要素。強(qiáng)調(diào)了代碼風(fēng)格對(duì)FPGA設(shè)計(jì)的重要性。

發(fā)表于：2/3/2016

基于顯著圖與稀疏特征的圖像視覺效果評(píng)價(jià)

提出一種基于顯著圖與稀疏特征的圖像視覺評(píng)價(jià)算法，其中顯著圖類似于視覺閾值，提取出圖像中的視覺注意區(qū)域，并使用獨(dú)立成分分析（Independent Component Analysis ，ICA）等同于稀疏編碼，來(lái)提取該區(qū)域的稀疏特征。最后通過綜合特征相似性和灰度相關(guān)性，得到一種全參考圖像質(zhì)量評(píng)價(jià)方法。通過在3個(gè)標(biāo)準(zhǔn)圖像數(shù)據(jù)庫(kù)測(cè)試的結(jié)果表明，相對(duì)于其他評(píng)價(jià)算法，該方法很好地?cái)M合了人眼主觀評(píng)價(jià)。

發(fā)表于：2/3/2016

基于視覺特性的JPEG圖像自適應(yīng)隱寫算法

提出一種基于視覺特性的圖像隱寫算法。該算法利用亮度和紋理閾值等人類視覺系統(tǒng)特性，并結(jié)合圖像各個(gè)局部分塊的亮度與紋理特征，將圖像劃分為強(qiáng)嵌入?yún)^(qū)、次嵌入?yún)^(qū)、弱嵌入?yún)^(qū)，計(jì)算各個(gè)局部分塊亮度和紋理，分別嵌入不同比特?cái)?shù)的秘密信息。實(shí)驗(yàn)結(jié)果表明，該算法能夠增加圖像秘密信息的嵌入容量，提高抗檢測(cè)性能，以及保持較高的峰值信噪比。

發(fā)表于：2/3/2016

基于I2C接口EEPROM讀寫控制器設(shè)計(jì)

簡(jiǎn)單介紹I2C總線協(xié)議，用Altera公司的FPGA（現(xiàn)場(chǎng)可編程門陣列）芯片設(shè)計(jì)I2C總線接口控制器，用于控制EEPROM（帶電可擦寫可編程只讀存儲(chǔ)器）的讀寫操作。

發(fā)表于：2/2/2016

一種基于FPGA的航空總線容錯(cuò)機(jī)制設(shè)計(jì)

航天應(yīng)用中，單粒子翻轉(zhuǎn)引發(fā)SRAM型FPGA的錯(cuò)誤最多，而EDAC設(shè)計(jì)在糾錯(cuò)模塊中有著廣泛的應(yīng)用。將依據(jù)擴(kuò)展海明碼設(shè)計(jì)的[40，32]EDAC模塊嵌入到ARINC 659的雙口數(shù)據(jù)DPRAM和指令SRAM中，提高了總線控制器的容錯(cuò)處理能力。

發(fā)表于：2/2/2016

臺(tái)積電16nm制程獲賽靈思FPGA大單

賽靈思（Xilinx）昨（1）日宣布，旗下采用臺(tái)積電最新16納米制程的最新可編程邏輯芯片（FPGA）VirtexUltraScale+正式出貨首家客戶采用，并將元件或主機(jī)板出貨給超過60家客戶。賽靈思是繼續(xù)蘋果和海思之后，又一半導(dǎo)體元件大廠加入臺(tái)積電16納米制程陣營(yíng)，為臺(tái)積電首季業(yè)績(jī)添助力。

發(fā)表于：2/2/2016

Xilinx發(fā)貨業(yè)界首批高端FinFET FPGA 16nm Virtex UltraScale+器件

賽靈思公司今天宣布其 Virtex® UltraScale+? FPGA面向首批客戶開始發(fā)貨，這是業(yè)界首款采用臺(tái)積公司(TSMC)16FF+工藝制造的高端FinFET FPGA。賽靈思在UltraScale+產(chǎn)品系列與設(shè)計(jì)工具上一直與100多家客戶積極接觸，目前已向其中60多家客戶發(fā)貨器件和/或開發(fā)板。 Virtex UltraScale+器件加上Zynq® UltraScale+ MPSoC和Kintex® UltraScale+ FPGA展示了賽靈思16nm產(chǎn)品組合三大系列已經(jīng)悉數(shù)登場(chǎng)。

發(fā)表于：2/1/2016

信道化接收機(jī)的結(jié)構(gòu)優(yōu)化和實(shí)現(xiàn)

為了減少信道化接收機(jī)的資源消耗，對(duì)低通濾波器組實(shí)現(xiàn)信道化接收機(jī)的結(jié)構(gòu)進(jìn)行了研究。在前人將HB濾波器和FIR濾波器設(shè)計(jì)為多通道并采用時(shí)分復(fù)用方法的基礎(chǔ)上，將NCO和CIC濾波器也做了同樣處理，并在FPGA上分別實(shí)現(xiàn)了優(yōu)化前后的兩種結(jié)構(gòu)，通過硬件資源消耗情況的對(duì)比，驗(yàn)證了此方法的有效性。在輸入數(shù)據(jù)為單一頻率正弦波的情況下，將信道化的結(jié)果導(dǎo)入Matlab進(jìn)行分析，驗(yàn)證了此方法的正確性。

發(fā)表于：1/29/2016

基于編譯選項(xiàng)的Linux內(nèi)核交互式圖解軟件設(shè)計(jì)*

Linux內(nèi)核龐大并且可定制性非常高，而且目前市場(chǎng)上并沒有學(xué)習(xí)內(nèi)核的指導(dǎo)軟件。針對(duì)Linux內(nèi)核學(xué)習(xí)難、配置難等問題，對(duì)Linux內(nèi)核模塊進(jìn)行了重新的邏輯劃分，提出了“虛目錄”的概念，并在此基礎(chǔ)上，圍繞Linux內(nèi)核的編譯選項(xiàng)設(shè)計(jì)并開發(fā)了一款學(xué)習(xí)指導(dǎo)軟件。該軟件為一套內(nèi)核編譯配置的輔助工具，虛目錄的劃分清晰地展示了內(nèi)核功能模塊的邏輯劃分，展開虛目錄后，會(huì)顯示與此虛目錄功能配置相關(guān)的所有編譯配置選項(xiàng)，使用戶了解到該目錄項(xiàng)的功能是通過哪些編譯選項(xiàng)來(lái)配置的。編譯配置選項(xiàng)之間存在著編譯依賴關(guān)系，本軟件可以從源碼的層次（如函數(shù)調(diào)用、變量引用等）來(lái)解釋編譯依賴關(guān)系的具體實(shí)現(xiàn)。

發(fā)表于：1/29/2016

基于CASA和譜減法的清音分離改進(jìn)算法

現(xiàn)有的基于計(jì)算聽覺場(chǎng)景分析（CASA）的單通道語(yǔ)音盲信號(hào)分離算法大多集中在對(duì)濁音分離的研究，對(duì)清音分離的研究甚少。針對(duì)清音分離的問題，對(duì)傳統(tǒng)的基于CASA和譜減法的清音分離算法進(jìn)行改進(jìn)，改進(jìn)算法通過估計(jì)語(yǔ)音onset/offset判別出可能存在清音的時(shí)頻塊，并利用相鄰時(shí)頻單元能量具有連續(xù)性的原理，對(duì)相應(yīng)的時(shí)頻塊中每一時(shí)頻單元分別進(jìn)行噪聲能量估計(jì)，使噪聲能量估計(jì)更加精準(zhǔn)。仿真實(shí)驗(yàn)結(jié)果表明，改進(jìn)算法比傳統(tǒng)算法運(yùn)算量更小，對(duì)清音分離的有效性更高。

發(fā)表于：1/28/2016

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