ANT系列分組密碼算法的FPGA高速實(shí)現(xiàn)
所屬分類：技術(shù)論文
上傳者：aetmagazine
文檔大?。?span>721 K
標(biāo)簽： ANT 分組密碼 Verilog HDL
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文檔介紹：ANT系列分組密碼算法是一種輕量級(jí)密碼算法，針對(duì)ANT-128/128算法，使用Verilog HDL分別對(duì)密鑰擴(kuò)展模塊、加密模塊在Quartus II 15.0中進(jìn)行工程實(shí)現(xiàn)，并采用46級(jí)全流水線結(jié)構(gòu)進(jìn)行高速優(yōu)化。在Cyclone V系列5CGXFC7D6F31C7ES芯片中綜合結(jié)果表明，工程實(shí)現(xiàn)結(jié)果與標(biāo)準(zhǔn)向量值一致，兩模塊邏輯利用率分別僅占總資源的3%及7%，且基于流水線優(yōu)化后的加解密模塊工作頻率最高可達(dá)339 MHz，數(shù)據(jù)吞吐率最高可達(dá)43 Gb/s，能夠滿足大部分高速加密系統(tǒng)的需求。
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