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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開(kāi)發(fā)的現(xiàn)場(chǎng)可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無(wú)需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問(wèn)題，設(shè)備可以在那里重新編程。

使用賽靈思的功耗估計(jì)器和功耗分析器工具

作者：AdamTaylor首席工程師EADSAstriumaptaylor@theiet.org精確估算FPGA設(shè)計(jì)的功耗對(duì)確保獲得正確的電源架構(gòu)至關(guān)重要。FPGA與眾多其它類型組件的不同之處

發(fā)表于：7/1/2013

Huffman并行解碼算法的改進(jìn)與實(shí)現(xiàn)

為了提高Huffman解碼的效率和實(shí)時(shí)性，采用并行處理技術(shù)和改進(jìn)的Huffman并行解碼算法，設(shè)計(jì)基于現(xiàn)場(chǎng)可編程門陣列FPGA的Huffman并行解碼器。在不考慮Huffman編碼長(zhǎng)度的情況下，解碼器通過(guò)插入流水線結(jié)構(gòu)的方法將Huffman碼流的碼流頭和信息碼流分開(kāi)，同時(shí)進(jìn)行解碼。硬件仿真結(jié)果表明，在一個(gè)時(shí)鐘節(jié)拍內(nèi)解碼器處理的數(shù)據(jù)位數(shù)與解碼效率成正比，位數(shù)越多，實(shí)時(shí)性越好。

發(fā)表于：6/27/2013

Synopsys發(fā)布為最優(yōu)化實(shí)現(xiàn)所有系統(tǒng)級(jí)芯片處理器內(nèi)核的標(biāo)準(zhǔn)單元庫(kù)和存儲(chǔ)器套件

為加速芯片和電子系統(tǒng)創(chuàng)新而提供軟件、知識(shí)產(chǎn)權(quán)（IP）及服務(wù)的全球性領(lǐng)先供應(yīng)商新思科技公司（Synopsys, Inc.，納斯達(dá)克股票市場(chǎng)代碼：SNPS）日前發(fā)布其專為支持多種處理器內(nèi)核的優(yōu)化實(shí)現(xiàn)而設(shè)計(jì)的套件，以作為DesignWare® Duet嵌入式存儲(chǔ)器以及邏輯庫(kù)IP組合的擴(kuò)展。此次發(fā)布的全新DesignWare HPC(高性能內(nèi)核)設(shè)計(jì)套件包括一整套高速和高密度存儲(chǔ)器實(shí)例和標(biāo)準(zhǔn)單元庫(kù)，它們可使SoC設(shè)計(jì)師優(yōu)化其片上CPU、GPU和DSP IP內(nèi)核，以實(shí)現(xiàn)最大的速度、最小的面積或最低的功耗，或針對(duì)其特殊的應(yīng)用需求實(shí)現(xiàn)上述三者的最優(yōu)化平衡。

發(fā)表于：6/26/2013

基于DSP和FPGA的實(shí)時(shí)圖像采集處理系統(tǒng)的設(shè)計(jì)

針對(duì)目前對(duì)圖像采集處理系統(tǒng)的高速性和便攜性的要求，設(shè)計(jì)了一套基于DSP、FPGA和ARM9的實(shí)時(shí)圖像采集處理系統(tǒng)。該系統(tǒng)主要利用FPGA的SoPC系統(tǒng)定制NiosⅡ軟核處理器及相關(guān)外設(shè)IP核來(lái)完成圖像數(shù)據(jù)的采集和存儲(chǔ)。DSP通過(guò)EMIF接口和EDMA接口完成數(shù)據(jù)的搬移和圖像處理的算法。ARM作為主機(jī)，通過(guò)HPI接口與DSP進(jìn)行數(shù)據(jù)通信。結(jié)果表明，該平臺(tái)工作性能穩(wěn)定，處理能力強(qiáng)，能完成算法的數(shù)據(jù)處理并對(duì)數(shù)據(jù)實(shí)時(shí)顯示，適用于自動(dòng)循跡、模式識(shí)別等高速數(shù)據(jù)采集的應(yīng)用場(chǎng)合。

發(fā)表于：6/26/2013

您的系統(tǒng)時(shí)間準(zhǔn)確嗎？

作者：AustinLesea賽靈思實(shí)驗(yàn)室首席工程師austin.lesea@xilinx.comSymmetricom公司推出的微型GPS用振蕩器能方便地替換系統(tǒng)設(shè)計(jì)中的原子鐘。該振蕩器搭配賽靈思ZynqSoC，就能構(gòu)建NTP服務(wù)器。

發(fā)表于：6/25/2013

無(wú)MCU的USB2.0設(shè)備控制器IP設(shè)計(jì)與驗(yàn)證

實(shí)現(xiàn)了一種無(wú)需MCU的USB2.0設(shè)備控制器IP核。使用硬件電路代替?zhèn)鹘y(tǒng)單片機(jī)實(shí)現(xiàn)的MCU和固件功能，支持高速(480 Mb/s)和全速(12 Mb/s)傳輸。所設(shè)計(jì)的IP核在FPGA上經(jīng)過(guò)了驗(yàn)證，結(jié)果表明它可以作為獨(dú)立的模塊用于SoC系統(tǒng)中。

發(fā)表于：6/14/2013

Mentor Graphics驗(yàn)證平臺(tái)為ARM AMBA 5 CHI和AMBA 4 ACE兩款設(shè)計(jì)增添高速緩存一致性和互聯(lián)性能

Mentor Graphics公司（納斯達(dá)克代碼：MENT）今天宣布Questa®和Veloce®平臺(tái)已經(jīng)增添了高速緩存一致性互聯(lián)子系統(tǒng)驗(yàn)證。對(duì)于按照ARM的AMBA 5 CHI規(guī)格設(shè)計(jì)高性能、分布式計(jì)算系統(tǒng)以及按照ARM的AMBA 4 ACE規(guī)范設(shè)計(jì)移動(dòng)應(yīng)用設(shè)備的工程團(tuán)隊(duì)而言，他們現(xiàn)已完全能夠驗(yàn)證出：互聯(lián)子系統(tǒng)實(shí)現(xiàn)最大程度的系統(tǒng)級(jí)性能以及分布式高速緩存存儲(chǔ)器具有一致性。

發(fā)表于：6/13/2013

Altera發(fā)布第10代產(chǎn)品路線圖年底提供14nm測(cè)試芯片

Altera的下一代產(chǎn)品將是出人意料的Stratix 10 、Arria 10。為什么會(huì)這樣命名呢？Altera將于2013年提供14 nm Stratix 10 FPGA測(cè)試芯片，2014年為Stratix 10 FPGA提供Quartus II軟件支持。

發(fā)表于：6/13/2013

基于VHDL的數(shù)字系統(tǒng)層次化設(shè)計(jì)方法

通過(guò)對(duì)數(shù)字頻率計(jì)系統(tǒng)的設(shè)計(jì)，介紹了基于VHDL語(yǔ)言的數(shù)字系統(tǒng)層次化設(shè)計(jì)方法。首先將數(shù)字系統(tǒng)按功能劃分為不同的模塊，各模塊電路的設(shè)計(jì)通過(guò)VHDL語(yǔ)言編程實(shí)現(xiàn)，然后建立頂層電路原理圖。使用MAX+PLUS II開(kāi)發(fā)軟件完成設(shè)計(jì)輸入、編譯、邏輯綜合和功能仿真，最后在CPLD上實(shí)現(xiàn)數(shù)字系統(tǒng)的設(shè)計(jì)。結(jié)果表明，使用這種設(shè)計(jì)方法可以大大地簡(jiǎn)化硬件電路的結(jié)構(gòu)，具有可靠性高、靈活性強(qiáng)等特點(diǎn)。

發(fā)表于：6/6/2013

基于FPGA的B碼同步信號(hào)源的設(shè)計(jì)

Cyclone是Altera公司推出的低價(jià)格、高容量的FPGA，具有多達(dá)20 060個(gè)邏輯單元和173個(gè)可使用的I/O管腳。IRIG-B碼是標(biāo)準(zhǔn)時(shí)間碼格式之一，廣泛應(yīng)用于靶場(chǎng)時(shí)間信息的傳遞和各系統(tǒng)的信號(hào)同步。利用FPGA和高精度頻率源設(shè)計(jì)的同步信號(hào)源，將同步信號(hào)精度由原來(lái)的200 ns提高到10 ns，并實(shí)現(xiàn)了系統(tǒng)的小型化、模塊化。結(jié)果表明，該系統(tǒng)運(yùn)行穩(wěn)定，調(diào)試方便，具有較強(qiáng)的抗干擾能力和實(shí)際應(yīng)用價(jià)值。

發(fā)表于：6/4/2013

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